• Объявления

    • admin

      Просьба всем принять участие!   24.11.2017

      На форуме разыгрывается спектроанализатор Arinst SSA-TG LC (цена 18500 руб). Просьба всем перейти по ссылке ниже и принять участие!

Vascom

Members
  • Публикации

    6 497
  • Зарегистрирован

  • Посещение

  • Дней в лидерах

    2

Последний раз Vascom выиграл 25 августа 2014

Публикации Vascom были самыми популярными!

Репутация

606 Очень хороший

О Vascom

  • Звание
    Старожил
  • День рождения 15.02.1983

Информация

  • Пол
    Мужчина
  • Город
    Москва

Электроника

  • Стаж в электронике
    6-10 лет
  • Сфера радиоэлектроники
    Радиосвязь, GPS.

Посетители профиля

14 356 просмотров профиля
  1. Как задать исходные состояния ЗУ в проекте

    Ищи во всех.
  2. Как задать исходные состояния ЗУ в проекте

    В файлах проекта.
  3. Надо. Без радиатора не более 1Вт может рассеять.
  4. Как задать исходные состояния ЗУ в проекте

    Если ты используешь "open", то внутри модуля должно быть задано значение по умолчанию.
  5. Как задать исходные состояния ЗУ в проекте

    Не, дальше - изучай VHDL.
  6. Как задать исходные состояния ЗУ в проекте

    Сочувствую.
  7. Как задать исходные состояния ЗУ в проекте

    Да. Можешь сам проверить при синтезе. А тебе обязательно VHDL? Язык Verilog гораздо понятнее и нагляднее.
  8. Как задать исходные состояния ЗУ в проекте

    Примерно так: NET led_out[0] LOC = <номер требуемого пина>; NET led_out[1] LOC = <номер требуемого пина>; NET led_out[2] LOC = <номер требуемого пина>; NET led_out[3] LOC = <номер требуемого пина>; NET led_out[4] LOC = <номер требуемого пина>; NET led_out[5] LOC = <номер требуемого пина>; NET led_out[6] LOC = <номер требуемого пина>; NET led_out[7] LOC = <номер требуемого пина>; //Тут задаёшь выходной стандарт пина, например LVCMOS на 3.3В. NET led_out[*] IOSTANDARD = LVCMOS33;
  9. Как задать исходные состояния ЗУ в проекте

    В данном варианте - нет такого отдельного сигнала. Когда wea в "1", данные со входа dina записываются в память по адресу addra. Когда wea в "0", на выходе douta появляются данные из памяти по адресу addra. Если нужен отдельный сигнал разрешения чтения, то надо переконфигурировать память, добавив выходной регистр и пин REGCEA. Но это замедлит память на один такт и не требуется в большинстве случаев.
  10. Как задать исходные состояния ЗУ в проекте

    wea - это Write Enable, то есть сигнал разрешения записи. Он однобитный. Если "1" - то идёт запись, если "0", то чтение.
  11. Согласование уровней 12v - 5v

    В чём конкретно сложность? Гугли "logic level translator 12V".
  12. Как задать исходные состояния ЗУ в проекте

    Итак по шагам. 1. Создаём новый проект. 2. В меню Project жмём New Source. 3. Выбираем тип IP (Core Gen...) и задаём имя, например ram_sample. При этом ставим галочку Add to project. Жмём Next. 4. Выбираем Block Memory Generator. В появившемся окне задаём параметры нашей памяти, файл coe и т.п. Жмём Generate. 5. В иерархии проекта появился ram_sample. Выбери его мышкой. В нижнем окошке появятся опции для него - выбери View HDL Instantiation Template (щёлкни мышкой два раза). 6. Вставляй полученный темплейт в свой код.
  13. Как задать исходные состояния ЗУ в проекте

    Ну как обычно .vhd или .v, смотря какой язык использовался. Щас я создам проект в ISE 14.7 и повторю эти шаги. Какой у тебя в проекте Preferred Language?
  14. Как задать исходные состояния ЗУ в проекте

    Обычно такие модули создают сразу в проекте и подключаются они автоматически. Так же среди сгенерированных файлов должен быть модуль, в котором подробно написано как подключать его порты.
  15. Как задать исходные состояния ЗУ в проекте

    Похоже.