Как К Коду Шим На Vhdl Добавить Настроечный Вход Пилы

[olimpic56]

Доброго дня всем!...

Прошу помочь разобраться с VHDL. Собственно нужно было сделать ШиМ с настройкой периода и частоты. На сегодня потребовалось добавить к уже имеющемуся коду настроечных вход типа "Пилы"(для 1-пила, для 0-обратная пила). Я битый час ищу информацию касательно этого, но даже представить себе не могу как такое можно реализовать. Ниже выложу уже имеющейся код на VHDL, если не сложно помогите подалуйста дописать данные строки настройки. Спасибо.

LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
ENTITY pwm IS
GENERIC(
 sys_clk		 : INTEGER := 50_000_000;
 pwm_freq	 : INTEGER := 100_000;
 bits_resolution : INTEGER := 8;	
 phases		 : INTEGER := 1);	
PORT(
 clk	 : IN STD_LOGIC;								
 reset_n : IN STD_LOGIC;								
 ena	 : IN STD_LOGIC;								
 duty	 : IN STD_LOGIC_VECTOR(bits_resolution-1 DOWNTO 0);
 pwm_out : OUT STD_LOGIC_VECTOR(phases-1 DOWNTO 0);		
 pwm_n_out : OUT STD_LOGIC_VECTOR(phases-1 DOWNTO 0));	
END pwm;
ARCHITECTURE logic OF pwm IS
CONSTANT period : INTEGER := sys_clk/pwm_freq;					
TYPE counters IS ARRAY (0 TO phases-1) OF INTEGER RANGE 0 TO period - 1;
SIGNAL count	 : counters := (OTHERS => 0);						
SIGNAL half_duty : INTEGER RANGE 0 TO period/2 := 0;				
BEGIN
PROCESS(clk, reset_n)
BEGIN
IF(reset_n = '0') THEN										
 count <= (OTHERS => 0);										
 pwm_out <= (OTHERS => '0');									
 pwm_n_out <= (OTHERS => '0');									
ELSIF(clk'EVENT AND clk = '1') THEN							
 IF(ena = '1') THEN											
 half_duty <= conv_integer(duty)*period/(2**bits_resolution)/2;
 END IF;
 FOR i IN 0 to phases-1 LOOP									
 IF(count(0) = period - 1 - i*period/phases) THEN				
	 count(i) <= 0;												
 ELSE															
	 count(i) <= count(i) + 1;										
 END IF;
 END LOOP;
 FOR i IN 0 to phases-1 LOOP								
 IF(count(i) = half_duty) THEN									
	 pwm_out(i) <= '0';											
	 pwm_n_out(i) <= '1';										
 ELSIF(count(i) = period - half_duty) THEN						
	 pwm_out(i) <= '1';											
	 pwm_n_out(i) <= '0';										
 END IF;
 END LOOP;
END IF;
END PROCESS;
END logic;

[Реклама]

Реклама: ООО ТД Промэлектроника, ИНН: 6659197470, Тел: 8 (800) 1000-321

[Vascom]

Опиши подробнее, на пальцах и/или диаграммах, что за вход пилы требуется.

[Реклама]

20% скидка на весь каталог электронных компонентов в ТМ Электроникс!

Акция "Лето ближе - цены ниже", успей сделать выгодные покупки!

Плюс весь апрель действует скидка 10% по промокоду APREL24 + 15% кэшбэк и бесплатная доставка!

Перейти на страницу акции

Реклама: ООО ТМ ЭЛЕКТРОНИКС, ИНН: 7806548420, info@tmelectronics.ru, +7(812)4094849

[olimpic56]

Требуется, что-то типа вот такого

[Реклама]

Выбираем схему BMS для заряда литий-железофосфатных (LiFePO4) аккумуляторов

Обязательным условием долгой и стабильной работы Li-FePO4-аккумуляторов, в том числе и производства EVE Energy, является применение специализированных BMS-микросхем. Литий-железофосфатные АКБ отличаются такими характеристиками, как высокая многократность циклов заряда-разряда, безопасность, возможность быстрой зарядки, устойчивость к буферному режиму работы и приемлемая стоимость. Но для этих АКБ очень важен контроль процесса заряда и разряда для избегания воздействия внешнего зарядного напряжения после достижения 100% заряда. Инженеры КОМПЭЛ подготовили список таких решений от разных производителей. Подробнее>>

Реклама: АО КОМПЭЛ, ИНН: 7713005406, ОГРН: 1027700032161

[Vascom]

Так, погоди. На выходе ШИМ у нас только 0 или 1, верно?

Как тогда должна быть реализована эта пила?

[olimpic56]

Все верно, так вот в том и вопрос. Препад говорит разбирайся сам(((

[Vascom]

Поучиться бы твоему преподу составлять ТЗ

Могу предположить следующее (включаю телепатию):

прописываем в ШИМ число, например 10, и ШИМ автоматически в первом периоде своей работы выдаёт 10 единиц, в следующем - 9 единиц, затем 8 и т.д. до 0. После этого всё повторяется. При обратной пиле соответсвенно счёт идёт от 0 до 10.

Верно?

[olimpic56]

Вроде как да, мысль уловил. Не поверите ему это ТЗ таскаю с конца сентября, прикопался к этой пиле и все тут

Изменено 10 декабря, 2013 пользователем olimpic56

[Vascom]

Ну раз мысль уловил, думаю сможешь релизовать. Ничего сложного тут нет, просто дополнительный цикл и счётчик добавятся.

Я с VHDL не особо дружу, Verilog мне роднее, так что конкретнее уже не смогу подсказать.

[olimpic56]

Будем пытаться, все равно спасибо.

[дямон]

Получилось?