3 сообщения в этой теме

KROT_IN_ME    0

Привет всем...

Вопрос такой - начал изучать Verilog, и задумался. У нас есть reg размерностью [7:0] и именем b, например.

То есть reg [7:0] b, у меня вопрос... чтобы он принимал значение 1 к нему должны быть подведены 8 проводов, и так чтобы 00000001.

Если я буду тестить схему, например, и прошью свою ПЛИС, в ней есть input reg [7:0] YA_VXOD - мне нужно будет выделять 8 ножек ПЛИС? Я все правильно понимаю?

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах
Meteor77    10

...Если я буду тестить схему, например, и прошью свою ПЛИС, в ней есть input reg [7:0] YA_VXOD - мне нужно будет выделять 8 ножек ПЛИС? Я все правильно понимаю?

8 выводов только в том случае, если это либо входы либо выходы. А если надо потестить и входы и выходы, то минимум 16 (8 на входы и 8 на выходы). Ну а если еще и сигнал хранения, то все 17.

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах

Создайте аккаунт или войдите в него для комментирования

Вы должны быть пользователем, чтобы оставить комментарий

Создать аккаунт

Зарегистрируйтесь для получения аккаунта. Это просто!

Зарегистрировать аккаунт

Войти

Уже зарегистрированы? Войдите здесь.

Войти сейчас