Настройка Bidir В Verilog

[Braimik]

Всем добрый день. прошу помощи как в Verilog настроить Bidir он же inout . по условиям. при выполнения условия inout становится выходом, при не выполнении условия становится входом, в инете не смог найти подходящего материала. Заранее благодарен

[Реклама]

Реклама: ООО ТД Промэлектроника, ИНН: 6659197470, Тел: 8 (800) 1000-321

[Vascom]

Ну прямо так и делаешь.

Пример - двунаправленная шина данных:

module aaa(
   flash_d
);
inout [15:0]    flash_d;

assign flash_d = wr_en ? wdata : 16'bz;

wire [15:0] rdata = wr_en ? 16'b0 : flash_d;

Соответственно порт объявляешь как inout, а затем разделяешь его на вход и выход.

[Реклама]

20% скидка на весь каталог электронных компонентов в ТМ Электроникс!

Акция "Лето ближе - цены ниже", успей сделать выгодные покупки!

Плюс весь апрель действует скидка 10% по промокоду APREL24 + 15% кэшбэк и бесплатная доставка!

Перейти на страницу акции

Реклама: ООО ТМ ЭЛЕКТРОНИКС, ИНН: 7806548420, info@tmelectronics.ru, +7(812)4094849

[Braimik]

Соответственно порт объявляешь как inout, а затем разделяешь его на вход и выход.

где тут идет разделение по условию? 2ого же сигнала нет который за условие отвечает

[Реклама]

Выбираем схему BMS для заряда литий-железофосфатных (LiFePO4) аккумуляторов

Обязательным условием долгой и стабильной работы Li-FePO4-аккумуляторов, в том числе и производства EVE Energy, является применение специализированных BMS-микросхем. Литий-железофосфатные АКБ отличаются такими характеристиками, как высокая многократность циклов заряда-разряда, безопасность, возможность быстрой зарядки, устойчивость к буферному режиму работы и приемлемая стоимость. Но для этих АКБ очень важен контроль процесса заряда и разряда для избегания воздействия внешнего зарядного напряжения после достижения 100% заряда. Инженеры КОМПЭЛ подготовили список таких решений от разных производителей. Подробнее>>

Реклама: АО КОМПЭЛ, ИНН: 7713005406, ОГРН: 1027700032161

[Vascom]

Ну добавь его - wr_en.

[goodbye]

видимо книгу так и не читал.

сложно будет без неё то!

[Braimik]

видимо книгу так и не читал.

сложно будет без неё то!

параллельно читаю книги , но и работу надо выполнять. про INout пока не дошел. да и через поисковик не увидел.

[Meteor77]

Вообще в квартусе есть хорошая подсказка Edit->Insert Template... позволяет быстро накидать проектик или его кусочки.(это если уж совсем прижмет и окажется что "попробовать найти решение" быстрее, чем "дождаться ответа на форуме")

[Braimik]

Вообще в квартусе есть хорошая подсказка Edit->Insert Template...

как я понял она в VHDL выдает код. не совсем понятен он моему мозгу=)

[Meteor77]

как я понял она в VHDL выдает код. не совсем понятен он моему мозгу=)

Видимо у нас разный производитель квартуса

[Braimik]

module bidirec (oe, clk, inp, outp, bidir);

// Port Declaration

input oe;
input clk;
input [7:0] inp;
output [7:0] outp;
inout [7:0] bidir;

reg [7:0] a;
reg [7:0] b;

assign bidir = oe ? a : 8'bZ ;
assign outp = b;

// Always Construct

always @ (posedge clk)
begin
b <= bidir;
a <= inp;
end

endmodule

Вот код взятый с сайта Altera. можно ли его упростить? если у меня шина Bidir правильно ли понимаю , что я буду пользоваться , только ей , а остальные input и output , только для настройки Bidir ? кроме управляющего oe и clk , как мне в симуляции проверить Bidir в режиме вход?

[Meteor77]

Упрощать некуда. Суть блока бидир заключается в том что есть один порт входных данных, которые дальше поступают в физическую шину (собственно бидир) для связи с другими микросхемами, есть порт выходных данных, которые поступают из внешней шины. Итого получается три шины.

[Braimik]

Возвращаемся к нашим ... Вот схема того что мне нужно получить, " БЛОК СРАВНЕНИЯ" у меня уже есть . Нужен блок настройки БИДИР на вход и на выход. на выход я могу просто указать константы , которые будут соответствовать каждой настройке порта бидир. а вот на ВХОД как мне настроить его??? из предложенного выше кода . я на вход подаю сигналы и если выполняется условие , то они появляются на БИДИР. но мне не это надо. у меня есть шина для примера 8Бит. в которой одни провода вход другие выход. на физическом устройстве стоит разъем к которому подключаются разные устройства. и на разных разъемах у них вход и выход. создавать прошивку для каждого устройства не вариант. поэтому от общего блока идет шина . и никаких дополнительных входов мне не надо, и выходов тоже. вот один модуль для отправки сигналы, и в нем же нужно настроить IO[3:0] на вход а не на состояние Z

module BIDIRer (IO, OUT, clk);

inout reg [7:0] IO;

input OUT;

input clk;

always @(posedge clk)

begin

IO[7:4] = OUT ? 4'd5 : 4'dz ;

IO[3:0] = OUT ? 4'dz : 4'd0 ;

end

endmodule

Вот второй модуль для проверки работоспобности верхнего модуля, и служит формирователем ответного сигнала

module Priem(Bi, otv, clk, OUT, inp);

inout reg [7:0] Bi;

input clk;

input [3:0] inp;

output reg [7:0] otv;

input OUT;

reg [3:0] b;

reg [3:0] a;

always @(posedge clk)

begin

Bi[7:4] = OUT ? a : 4'dz ;

Bi[3:0] = OUT ? 4'd0 : 4'd3 ;

a <= inp;

b <= Bi[7:4];

otv = (Bi == 8'd80) ? 8'b1 : Bi;

end

endmodule

часть кода были взяты из примера на сайте http://www.edaboard....read313198.html с которым я не совсем разобрался ,

// VERILOG CODE:

//

//

// assign sig_io = (en) ? sig_out : {DATAWIDTH{1'bz}}; //DATAWIDTH = size of bus

// assign sig_in = sig_io ;

вот так мне надо чтобы получилось, как этого достичь?

Bidir.rar

Изменено 25 июня, 2015 пользователем Braimik

[Meteor77]

Посмотрел блок-схему. Это все реализуется в ПЛИС, верно?

Если да, то в корне неправильно делаете из-за непонимания простой вещи, внутри ПЛИС не может быть шин с тремя состояниями или двунаправленных.

Делать надо так, выходы блока сравнения подаете на входы мультиплексоров. Выход мультиплексора нагружаете на вход блока бидир.

Получаемые от внешнего устройства (относительно ПЛИС это может быть МК, другая микросхема или другая ПЛИС) можно либо завести на входы регистров (параллельно), либо направлять через демультиплексор своему адресату.

[Braimik]

Посмотрел блок-схему. Это все реализуется в ПЛИС, верно?

Совершенно верно , это все внутри ПЛИС, БИДИР может быть и входом и выходом ,а также Z . мне вот как раз таки надо чтобы он мог и принимать и передавать. хорошо такой вопрос, могу ли я одном модуле, но в разных блоках выставить на вход и на выход? звучит глупо, знаю. мне надо чтобы через одну прошивку я мог проверять несколько устройств, я не собираюсь каждый раз прошивать ПЛИСИНУ, чтобы проверить разные устройства. к примеру идет одна шина данных в данном случае , судя по фото 68 ножек, они могут быть и входом и выходом. и я хочу через одну прошивку, только делая выборку какое устройство ко мне подключенно проверять его.

[Vascom]

Можешь в этом и есть смысл inout.

[Braimik]

Вот кусок разводки платы. можно ли тогда в блоках модуля сделать настройку для каждой ножки плис на вход и на выход, и от выбора блока сравнения менять их местами? Но вот , чтобы через Pin присваивание была одна шина, либо по отдельности, но чтобы прошить один раз а потом только управлять блоком сравнения

[Vascom]

Можно. Если соответствующие ноги ПЛИС могут работать как вход и как выход.

[Meteor77]

Чтобы было понятно о чем речь, вот пример той системы, которую (как я понимаю) надо реализовать, только урезанный вариант.

Что имеем, общая шина данных DATA (тут не имеет значения разрядность), сигнал синхронизации Clk, несколько (в случае примера 4) сиганала разрешения записи, пара сигналов выбора откуда будем читать результат записи, сигнал разрешения выхода ое, двунаправленная шина bidir и выходная шина dout.

В какой-то момент устанавливаем в 1 один из сигналов разрешения записи и фронтом clk пишем в выбранный регистр значение из шины data.

Устанавливаем коды на линиях sel1, sel2 так чтобы на выходе мультиплексоров выходили данные с выбранного регистра. Ставим разрешение на линии ое и как следствие из регистра данные уйдут в двунаправленную шину. Переведя ое в другое состояние сможем получить данные от внешнего устройства.

Сколько будет этих устройст зачения не имеет.

Прошивка всегда одна и та же, ведь если мы знаем в какой регистр записываем, то точно можем сказать с каким устройством будет производиться обмен потоками.

[Braimik]

конец схемы , да такой получается. корректно ли потом будет работать ? получается мы выход бидира запираем в Z и сигнал идет на другой выход, но вот такой вопрос, когда у нас бидир в режиме выход ,сигнал на тот выход что ниже, должен идти ведь так?

[Meteor77]

Сигнал с выхода присутствует всегда (транслирует как то что с шины поступило, так и то что идет внутри плис). Но состояние шины можно и не считывать во время работы "на вывод" (используя тот же ое в качестве сигнала разрешения)