Verilog. Битстаффинг И Дестаффинг

[GMTaurus]

Попытался сымитировать битстаффинг (избегание последовательностей из 5 нулей или единиц) и возврат к исходным сигналам.

Появились вопросы:

1. Как сделать так, чтобы изменённая последовательность битов (stuffed_seq) стала длиннее исходной (inp_seq) за счёт вставленных инвертированных битов? Чтобы на каждый сигнал приходился 1 такт clk, а не 0.5, как у меня сейчас -- последовательности равны по времени. (см. скриншот)
   
2. Почему stuffed_seq имеет обратные графику значения? На графике 1, вывод в $display() = 0 и наоборот.
   
3. Откуда взялась задержка в 1 такт для destuffed_seq с начала? (см. скриншот)
   

`timescale 1ns/10ps
module bit_stuffing(input logic inp_seq, bs, clk, reset,
			    output logic stuffed_seq, bs_flag);
 logic [2:0] num_of_ones = 0, num_of_zeroes = 0;
 always @(posedge clk, posedge reset)
   if (reset)
  begin
    stuffed_seq <= inp_seq;
    bs_flag = 0;
  end
   else if (bs)
  if (inp_seq)
    begin
	  num_of_ones = num_of_ones + 1;
	  if (num_of_ones == 3'd5)
	    begin
		  stuffed_seq <= ~inp_seq;
		  num_of_zeroes <= 1;
		  num_of_ones <= 0;
		  bs_flag = 1;
	  #10 stuffed_seq <= inp_seq;
		  num_of_ones <= 1;
		  num_of_zeroes <= 0;
		  bs_flag = 0;
	    end
	  else
	    begin
		  num_of_zeroes = 0;
		  stuffed_seq <= inp_seq;
	    end
    end
  else
    begin
	  num_of_zeroes = num_of_zeroes + 1;
	  if (num_of_zeroes == 3'd5)
	    begin
		  stuffed_seq <= ~inp_seq;
		  num_of_ones <= 1;
		  num_of_zeroes <= 0;
		  bs_flag = 1;
	  #10 stuffed_seq <= inp_seq;
		  num_of_zeroes <= 1;
		  num_of_ones <= 0;
		  bs_flag = 0;
	    end
	  else
	    begin
		  num_of_ones = 0;
		  stuffed_seq <= inp_seq;
	    end
    end
   else
  begin
    num_of_ones = 0;
    num_of_zeroes = 0;
    stuffed_seq <= inp_seq;
    bs_flag = 0;
  end
endmodule

module destuffing(input logic stuffed_seq, bs_flag, clk, reset,
					 output logic destuffed_seq);

 always @(posedge clk, posedge reset)
   begin
  destuffed_seq <= stuffed_seq;
  $display($time, " ", stuffed_seq);
   end

 always @(bs_flag)
   destuffed_seq <= ~stuffed_seq;
endmodule

module testbench();
 logic inp_seq, bs, clk, reset;

 bit_stuffing stuff(inp_seq, bs, clk, reset, stuffed_seq, bs_flag);
 destuffing destuff(stuffed_seq, bs_flag, clk, reset, destuffed_seq);

 always
   begin
  clk = ~clk; #10;
   end

 initial
   begin
  $dumpfile("dump.vcd");
  $dumpvars;

  clk = 1;
  reset = 1;
  inp_seq = 1;
  bs = 0;

  #20 reset = 0;
	  bs = 1;
	  inp_seq = 0;
  #20 inp_seq = 1;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 0;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 1;
  #20 inp_seq = 0;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 0;
  #20 inp_seq = 1;
  #20 bs = 0;
  #20 $finish;
   end
endmodule

Изменено 28 октября, 2015 пользователем GMTaurus

[Реклама]

Реклама: ООО ТД Промэлектроника, ИНН: 6659197470, Тел: 8 (800) 1000-321

[Vascom]

Во-первых, не используй обычное "=" для присваиваний значений регистрам по клоку, только "<=". Это может значительно влиять на результаты симуляции.

Во-вторых, не используй прямое указание времени задержки через "#10" внутри модуля (можно только в тестбенче). Такая конструкция несинтезируема. Чтобы задержать сигнал - используй регистры, линии задержки из них, которые работают по клоку.

Поправь это, а далее посмотрим.

[Реклама]

20% скидка на весь каталог электронных компонентов в ТМ Электроникс!

Акция "Лето ближе - цены ниже", успей сделать выгодные покупки!

Плюс весь апрель действует скидка 10% по промокоду APREL24 + 15% кэшбэк и бесплатная доставка!

Перейти на страницу акции

Реклама: ООО ТМ ЭЛЕКТРОНИКС, ИНН: 7806548420, info@tmelectronics.ru, +7(812)4094849

[GMTaurus]

Что-то я безуспешно днями бьюсь с этим.

Пара промежуточных результатов вставки обратных битов показываются верно, а дальше - нет. Пока не удалось сделать код универсальным для всех условий. Пытаюсь дальше..

Код

[Реклама]

Выбираем схему BMS для заряда литий-железофосфатных (LiFePO4) аккумуляторов

Обязательным условием долгой и стабильной работы Li-FePO4-аккумуляторов, в том числе и производства EVE Energy, является применение специализированных BMS-микросхем. Литий-железофосфатные АКБ отличаются такими характеристиками, как высокая многократность циклов заряда-разряда, безопасность, возможность быстрой зарядки, устойчивость к буферному режиму работы и приемлемая стоимость. Но для этих АКБ очень важен контроль процесса заряда и разряда для избегания воздействия внешнего зарядного напряжения после достижения 100% заряда. Инженеры КОМПЭЛ подготовили список таких решений от разных производителей. Подробнее>>

Реклама: АО КОМПЭЛ, ИНН: 7713005406, ОГРН: 1027700032161

[Vascom]

Там, где у тебя красным отмечено - всего четыре нуля, а не пять, вот и не меняется бит.

Вернее, не шесть, а пять.

[GMTaurus]

Не то место красным отметил. Да, был потерян 0. Восстановил, а дальше опять завис.

Пробую придумать условие для строк 77-85. buffer увеличивать что ли.

Код

[Vascom]

Ещё упрости код. Слишком уж много у тебя begin-end.

И запись

buffer <= buffer << 1;
buffer[0] <= inp_seq;

можно заменить на

buffer <= {buffer[0],inp_seq};

Твой код вообще сложно читать и воспринимать.

[GMTaurus]

Я уже сам в нём путаюсь, условия нарастают по ходу просмотра графика, и совсем не факт, что сработают для других входных данных. Но на данный момент хотелось бы хотя бы описать эту последовательность.

Уже пробовал buffer увеличить, но всё ещё хуже становится.

Код

Изменено 1 ноября, 2015 пользователем GMTaurus

[Vascom]

Мне кажется ты слишком запутываешь сам себя.

Можешь на пальцах объяснить что должно происходить и при каких условиях? Напишем нормальный код с нуля.

[GMTaurus]

За идущими подряд пятью нулями или единицами должен вставляться обратный бит. В момент вставки инверсии текущий сигнал должен где-то сохраниться для его вставки после инверсного бита.

[Vascom]

То есть длина выходной последовательности будет постоянно увеличиваться? Какой длины должен быть буфер?

[GMTaurus]

Входящая последовательность может быть от 34 до 98 бит. В этом примере я задал 42. То есть в наихудшем случае может быть 10 дополнительных битов. Видимо и буфер такого же размера нужен.

[Vascom]

Ясно. К вечеру набросаю код.

[Vascom]

Вот так у меня получилось:

модуль http://paste.fedorap...86038/69484144/

тестбенч http://paste.fedorap...286039/44646949

[GMTaurus]

Спасибо, пойду разбираться.

После первой инверсии 6 единиц получилось.

[Vascom]

Да, всё верно. 6 единиц после первой инверсии удовлетворяют условиям задачи. Мы вставили один инвертированный бит (единицу) и продолжили выводить последовательность с того же места, а там как раз единицы пошли.

Или инвертированный бит надо вставлять не после любых пяти нулей/единиц, а если их более пяти?

Изменено 2 ноября, 2015 пользователем Vascom

[GMTaurus]

После пяти, даже если после пятого разряда идёт обратный ему.

Вставленные биты тоже должны учитываться при подсчёте.

С 3 страницы документа.

[Vascom]

Ага, ну скоро переделаю.

[Vascom]

Вот так вроде бы:

модуль http://paste.fedoraproject.org/286308/46533590

тестбенч http://paste.fedoraproject.org/286309/14465336

[GMTaurus]

А если сделать последовательность из единиц, то первая вставка проходит корректно, а остальные через 4 разряда. Или если начинать с 0000, пятым будет 1.

Изменено 5 ноября, 2015 пользователем GMTaurus