GMTaurus

Verilog. Битстаффинг И Дестаффинг

19 сообщений в этой теме

GMTaurus    0

Попытался сымитировать битстаффинг (избегание последовательностей из 5 нулей или единиц) и возврат к исходным сигналам.

Появились вопросы:

  1. Как сделать так, чтобы изменённая последовательность битов (stuffed_seq) стала длиннее исходной (inp_seq) за счёт вставленных инвертированных битов? Чтобы на каждый сигнал приходился 1 такт clk, а не 0.5, как у меня сейчас -- последовательности равны по времени. (см. скриншот)
  2. Почему stuffed_seq имеет обратные графику значения? На графике 1, вывод в $display() = 0 и наоборот.
  3. Откуда взялась задержка в 1 такт для destuffed_seq с начала? (см. скриншот)

post-180477-0-34899800-1446035497_thumb.jpg

`timescale 1ns/10ps
module bit_stuffing(input logic inp_seq, bs, clk, reset,
			    output logic stuffed_seq, bs_flag);
 logic [2:0] num_of_ones = 0, num_of_zeroes = 0;
 always @(posedge clk, posedge reset)
   if (reset)
  begin
    stuffed_seq <= inp_seq;
    bs_flag = 0;
  end
   else if (bs)
  if (inp_seq)
    begin
	  num_of_ones = num_of_ones + 1;
	  if (num_of_ones == 3'd5)
	    begin
		  stuffed_seq <= ~inp_seq;
		  num_of_zeroes <= 1;
		  num_of_ones <= 0;
		  bs_flag = 1;
	  #10 stuffed_seq <= inp_seq;
		  num_of_ones <= 1;
		  num_of_zeroes <= 0;
		  bs_flag = 0;
	    end
	  else
	    begin
		  num_of_zeroes = 0;
		  stuffed_seq <= inp_seq;
	    end
    end
  else
    begin
	  num_of_zeroes = num_of_zeroes + 1;
	  if (num_of_zeroes == 3'd5)
	    begin
		  stuffed_seq <= ~inp_seq;
		  num_of_ones <= 1;
		  num_of_zeroes <= 0;
		  bs_flag = 1;
	  #10 stuffed_seq <= inp_seq;
		  num_of_zeroes <= 1;
		  num_of_ones <= 0;
		  bs_flag = 0;
	    end
	  else
	    begin
		  num_of_ones = 0;
		  stuffed_seq <= inp_seq;
	    end
    end
   else
  begin
    num_of_ones = 0;
    num_of_zeroes = 0;
    stuffed_seq <= inp_seq;
    bs_flag = 0;
  end
endmodule

module destuffing(input logic stuffed_seq, bs_flag, clk, reset,
					 output logic destuffed_seq);

 always @(posedge clk, posedge reset)
   begin
  destuffed_seq <= stuffed_seq;
  $display($time, " ", stuffed_seq);
   end

 always @(bs_flag)
   destuffed_seq <= ~stuffed_seq;
endmodule

module testbench();
 logic inp_seq, bs, clk, reset;

 bit_stuffing stuff(inp_seq, bs, clk, reset, stuffed_seq, bs_flag);
 destuffing destuff(stuffed_seq, bs_flag, clk, reset, destuffed_seq);

 always
   begin
  clk = ~clk; #10;
   end

 initial
   begin
  $dumpfile("dump.vcd");
  $dumpvars;

  clk = 1;
  reset = 1;
  inp_seq = 1;
  bs = 0;

  #20 reset = 0;
	  bs = 1;
	  inp_seq = 0;
  #20 inp_seq = 1;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 0;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 0;
  #20 inp_seq = 1;
  #20 inp_seq = 0;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 1;
  #20 inp_seq = 0;
  #20 inp_seq = 1;
  #20 bs = 0;
  #20 $finish;
   end
endmodule

Изменено пользователем GMTaurus

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах
Vascom    657

Во-первых, не используй обычное "=" для присваиваний значений регистрам по клоку, только "<=". Это может значительно влиять на результаты симуляции.

Во-вторых, не используй прямое указание времени задержки через "#10" внутри модуля (можно только в тестбенче). Такая конструкция несинтезируема. Чтобы задержать сигнал - используй регистры, линии задержки из них, которые работают по клоку.

Поправь это, а далее посмотрим.

  • Одобряю 1

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах
GMTaurus    0

Что-то я безуспешно днями бьюсь с этим.

Пара промежуточных результатов вставки обратных битов показываются верно, а дальше - нет. Пока не удалось сделать код универсальным для всех условий. Пытаюсь дальше..

post-180477-0-21622400-1446134976_thumb.png

Код

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах
Vascom    657

Там, где у тебя красным отмечено - всего четыре нуля, а не пять, вот и не меняется бит.

Вернее, не шесть, а пять.

  • Одобряю 1

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах
GMTaurus    0

Не то место красным отметил. Да, был потерян 0. Восстановил, а дальше опять завис.

Пробую придумать условие для строк 77-85. buffer увеличивать что ли.

post-180477-0-30066300-1446220838_thumb.png

Код

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах
Vascom    657

Ещё упрости код. Слишком уж много у тебя begin-end.

И запись

buffer <= buffer << 1;
buffer[0] <= inp_seq;

можно заменить на

buffer <= {buffer[0],inp_seq};

Твой код вообще сложно читать и воспринимать.

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах
GMTaurus    0

Я уже сам в нём путаюсь, условия нарастают по ходу просмотра графика, и совсем не факт, что сработают для других входных данных. Но на данный момент хотелось бы хотя бы описать эту последовательность.

Уже пробовал buffer увеличить, но всё ещё хуже становится.

post-180477-0-88961200-1446369107_thumb.png

Код

Изменено пользователем GMTaurus

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах
Vascom    657

Мне кажется ты слишком запутываешь сам себя.

Можешь на пальцах объяснить что должно происходить и при каких условиях? Напишем нормальный код с нуля.

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах
GMTaurus    0

За идущими подряд пятью нулями или единицами должен вставляться обратный бит. В момент вставки инверсии текущий сигнал должен где-то сохраниться для его вставки после инверсного бита.

post-180477-0-12956700-1446455907_thumb.jpg

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах
Vascom    657

То есть длина выходной последовательности будет постоянно увеличиваться? Какой длины должен быть буфер?

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах
GMTaurus    0

Входящая последовательность может быть от 34 до 98 бит. В этом примере я задал 42. То есть в наихудшем случае может быть 10 дополнительных битов. Видимо и буфер такого же размера нужен.

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах
GMTaurus    0

Спасибо, пойду разбираться.

После первой инверсии 6 единиц получилось.

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах
Vascom    657

Да, всё верно. 6 единиц после первой инверсии удовлетворяют условиям задачи. Мы вставили один инвертированный бит (единицу) и продолжили выводить последовательность с того же места, а там как раз единицы пошли.

Или инвертированный бит надо вставлять не после любых пяти нулей/единиц, а если их более пяти?

Изменено пользователем Vascom

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах
GMTaurus    0

После пяти, даже если после пятого разряда идёт обратный ему.

Вставленные биты тоже должны учитываться при подсчёте.

post-180477-0-06735900-1446478925.jpg

С 3 страницы документа.

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах
GMTaurus    0

А если сделать последовательность из единиц, то первая вставка проходит корректно, а остальные через 4 разряда. Или если начинать с 0000, пятым будет 1.

post-180477-0-37613900-1446711225_thumb.png

Изменено пользователем GMTaurus

Поделиться сообщением


Ссылка на сообщение
Поделиться на других сайтах

Создайте аккаунт или войдите в него для комментирования

Вы должны быть пользователем, чтобы оставить комментарий

Создать аккаунт

Зарегистрируйтесь для получения аккаунта. Это просто!

Зарегистрировать аккаунт

Войти

Уже зарегистрированы? Войдите здесь.

Войти сейчас