Как грамотно писать на VHDL?

[MaDiEQ]

При проектировании устройств какие конструкции языка VHDL лучше использовать ?

1 State machine организовывать как переменную со своим типом state1, state2 ... или можно создать variable state: natural range 0 to (конечное состояние):=0; Какая конструкция будет занимать меньше ресурсов?

2 Операторы ветвления if else или case?

3 Если нужен переход по изменению сигнала wait или опять же if?

4 Как использовать Component / port map? использую только в тестбенче но возможно так вот кодом соединять провода нескольких файлов vhd? хотелось узнать

[Реклама]

Реклама: ООО ТД Промэлектроника, ИНН: 6659197470, Тел: 8 (800) 1000-321

[Vascom]

0. Я бы рекомендовал Verilog. Код на нём проще, понятнее, более читаемый.

1, 2, 3. Не важно, синтезатор всё оптимизирует.

[Реклама]

20% скидка на весь каталог электронных компонентов в ТМ Электроникс!

Акция "Лето ближе - цены ниже", успей сделать выгодные покупки!

Плюс весь апрель действует скидка 10% по промокоду APREL24 + 15% кэшбэк и бесплатная доставка!

Перейти на страницу акции

Реклама: ООО ТМ ЭЛЕКТРОНИКС, ИНН: 7806548420, info@tmelectronics.ru, +7(812)4094849

[aitras]

4. Сначала в разделе объявлений архитектуры объявляется вставляемый компонент. Потом уже в теле архитектуры описываются экземпляры этого компонента, которые при помощи port map подключаются к конкретным сигналам и портам описываемой схемы.

Если планируете сделать схему, состоящую только из компонентов, то на мой взгляд удобнее и нагляднее нарисовать именно схему, чем описывать кодом.

[Реклама]

Выбираем схему BMS для заряда литий-железофосфатных (LiFePO4) аккумуляторов

Обязательным условием долгой и стабильной работы Li-FePO4-аккумуляторов, в том числе и производства EVE Energy, является применение специализированных BMS-микросхем. Литий-железофосфатные АКБ отличаются такими характеристиками, как высокая многократность циклов заряда-разряда, безопасность, возможность быстрой зарядки, устойчивость к буферному режиму работы и приемлемая стоимость. Но для этих АКБ очень важен контроль процесса заряда и разряда для избегания воздействия внешнего зарядного напряжения после достижения 100% заряда. Инженеры КОМПЭЛ подготовили список таких решений от разных производителей. Подробнее>>

Реклама: АО КОМПЭЛ, ИНН: 7713005406, ОГРН: 1027700032161

[MaDiEQ]

в институте vhdl учил так что мне привычнее, а на первый взгляд отличие между verilog и vhdl не заметно по моему

если надо протестировать тестбенчем систему из нескольких vhd как быть?

[Vascom]

Если учил в институте, то странные вопросы задаёшь.

В чём конкретно проблема тестировать сразу несколько vhd файлов, модулей?

[MaDiEQ]

провинциальный институт не дает столько знаний сколько необходимо

я не знаю как сразу несколько тестировать, если подскажешь где почитать буду признателен ))

[Vascom]

В тестбенче можно инстанциировать несколько модулей.

[Meteor77]

Вот сколько работал, вставка нескольких блоков в проект верхнего уровня среды и последующая компиляция проходят на ура (квартус), но при моделировании (моделсим) такой фокус не проходит - приходилось создавать проекты для тестирования вставляемых файлов, и только затем собирать весь проект. Особенно плохо получается с проектом в котором есть память (приходится пересобирать из раза в раз после замены данных в памяти).