Как задать исходные состояния ЗУ в проекте

[Трофим]

wea : IN STD_LOGIC_VECTOR(0 DOWNTO 0); Эквивалентно Std_logic?

[Реклама]

Реклама: ООО ТД Промэлектроника, ИНН: 6659197470, Тел: 8 (800) 1000-321

[Vascom]

Да.

Можешь сам проверить при синтезе.

А тебе обязательно VHDL? Язык Verilog гораздо понятнее и нагляднее.

Изменено 14 декабря, 2017 пользователем Vascom

[Реклама]

20% скидка на весь каталог электронных компонентов в ТМ Электроникс!

Акция "Лето ближе - цены ниже", успей сделать выгодные покупки!

Плюс весь апрель действует скидка 10% по промокоду APREL24 + 15% кэшбэк и бесплатная доставка!

Перейти на страницу акции

Реклама: ООО ТМ ЭЛЕКТРОНИКС, ИНН: 7806548420, info@tmelectronics.ru, +7(812)4094849

[Трофим]

У нас на VHDL программируют.

[Реклама]

Выбираем схему BMS для корректной работы литий-железофосфатных (LiFePO4) аккумуляторов

 Обязательным условием долгой и стабильной работы Li-FePO4-аккумуляторов, в том числе и производства EVE Energy, является применение специализированных BMS-микросхем. Литий-железофосфатные АКБ отличаются такими характеристиками, как высокая многократность циклов заряда-разряда, безопасность, возможность быстрой зарядки, устойчивость к буферному режиму работы и приемлемая стоимость. Но для этих АКБ, также как и для других, очень важен контроль процесса заряда и разряда, а специализированных микросхем для этого вида аккумуляторов не так много. Инженеры КОМПЭЛ подготовили список имеющихся микросхем и возможных решений от разных производителей. Подробнее>>

Реклама: АО КОМПЭЛ, ИНН: 7713005406, ОГРН: 1027700032161

[Vascom]

Сочувствую.

[Трофим]

Пин компонента не подключен ни к одному порты вышестоящего компонента или сигналу, так ли его надо декларировать dina => open,, у меня выходит ошибка 

Line 74: Formal <dina> has no actual or default value

Кeg: RAM
Port map(clka => ck,
            wea => weaa,
            dina => open,
            douta => dataout,
            addra => addraa);

[Vascom]

Не, дальше - изучай VHDL.

[Трофим]

А как тогда, я же до дыр зачитал это место, больше ничего в учебнике нет(

[Vascom]

Если ты используешь "open", то внутри модуля должно быть задано значение по умолчанию.

[Трофим]

type pm_type  is array(0 to 2**PM_CADDR_WIDTH)      of std_logic_vector(63 downto 0);

Не могу нигде найти переменную PM_CADDR_WIDTH, чтобы посмотреть её значение, где она может быть?

[Vascom]

В файлах проекта.

[Трофим]

С каким расширением?

[Vascom]

Ищи во всех.

[Трофим]

use work.corecfg.all;

Ругается на эту строчку.

Текст ошибки Line 25: Cannot find <corecfg> in library <work>. Please ensure that the library was compiled, and that a library and a use clause are present in the VHDL file.

Скрин прилагается.

В чем ошибка?

[Vascom]

Не бойся для новых вопросов создавать новые темы. Так выше шанс, что твой вопрос заметит кто-то разбирающийся.