Трофим

use work.corecfg.all; Ругается на эту строчку. Текст ошибки Line 25: Cannot find <corecfg> in library <work>. Please ensure that the library was compiled, and that a library and a use clause are present in the VHDL file. Скрин прилагается. В чем ошибка?

use work.corecfg.all; Ругается на эту строчку. Текст ошибки Line 25: Cannot find <corecfg> in library <work>. Please ensure that the library was compiled, and that a library and a use clause are present in the VHDL file. Скрин прилагается. В чем ошибка?

С каким расширением?

type pm_type is array(0 to 2**PM_CADDR_WIDTH) of std_logic_vector(63 downto 0); Не могу нигде найти переменную PM_CADDR_WIDTH, чтобы посмотреть её значение, где она может быть?

А как тогда, я же до дыр зачитал это место, больше ничего в учебнике нет(

Пин компонента не подключен ни к одному порты вышестоящего компонента или сигналу, так ли его надо декларировать dina => open,, у меня выходит ошибка Line 74: Formal <dina> has no actual or default value Кeg: RAM Port map(clka => ck, wea => weaa, dina => open, douta => dataout, addra => addraa);

У нас на VHDL программируют.

wea : IN STD_LOGIC_VECTOR(0 DOWNTO 0); Эквивалентно Std_logic?

Как в файле *.ucf задать соответствие вывода std_logic_vector (7 downto 0 ) и 8-ми светодиодам, надо каждый пин вывода сопоставить с ножкой светодиода.

А какой сигнал тогда разрешает чтение, вот имеющиеся порты? clka : IN STD_LOGIC; wea : IN STD_LOGIC_VECTOR(0 DOWNTO 0); addra : IN STD_LOGIC_VECTOR(3 DOWNTO 0); dina : IN STD_LOGIC_VECTOR(7 DOWNTO 0); douta : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)

Сигнал wea - это сигнал разрешения записи и чтения? И какие значения он принимает, если у меня описано: (wea : IN STD_LOGIC_VECTOR(0 DOWNTO 0), он однобитный?

А какое расширение у этого файла, в котором описано, как подключать порты. Не нужно цитировать целиком предыдущее сообщение - и так понятно, что ответ на него. К тому же, это запрещено Правилами данного форума - п.II.9. Отредактировал Ваши сообщения.

Подскажите, пожалуйста, как теперь пользоваться сгенерированной памятью в проекте, как её подключать к проекту, как к ней обратиться в VHDL, для чего нужен файл *.ngc, я правильно понимаю, что это как-то связано с этим файлом.

Все равно ошибка, когда генерирую Block memory пишет ERROR:sim - Improperly formatted COE file .\tcom.idm.txt. Parameter assignments ERROR:sim - should be separated by a ";" character. ERROR:sim - Found an illegal assignment on line 1. Похоже *.coe файл некорректный.

Как преобразовать *.txt в *.coe в интернете не нашел. Добавил в текстовый файл с шестнадцатеричными кодами 2 строки memory_initialization_radix=2; memory_initialization_vector=, изменил расширение *.txt на *.coe, Block memory Generator отработал с ошибками и создал в той папке, где лежал файл *.coe файл проекта blk_mem_gen_v6_1.xise и файлы VHD, в частности файл blk_mem_gen_v6_1.vhd. Что теперь делать с этим файлом? Подтягивать в проект загружать на ПЛИС, и у меня на ПЛИС будет инициилизирован массив сигналов (блочная память)?