Константин Сердюков

Сегодня все-таки смог разобраться с этим, не знаю почему, но когда в модуле обозначил событие только по негативному фронту клока (до этого было по двум сразу) все заработало, код маленько пришлось усложнить, но в целом теперь работает

Там на первой картинке фрагменты графиков закрашенные ярко зеленым, в этих местах график меняет значение очень часто при такой развертки не видно, на второй картинке я увеличил масштаб там не видно фронта клокового сигнала, но постоянное изменение значений графика. Еще раз приложу картинку с таким масштабом, только немного с другими временными промежутками, что бы был виден фронт клока. Клоковый импульс второй сверху, после прихода его фронта сигналы add_C и Data_C начинают изменяться "хаотично" без возникновения очередного события.

Здравствуйте, не так давно начал заниматься программированием FPGA на верилоге и несколько раз сталкивался с проблемой, когда на выходе модуля возникает дребезг (постоянное изменение сигнала). Не смотря на то, что в списке чувствительности процесс блока есть только клоковый импульс и любые изменения на выходах могут быть только при изменении клока, выходной сигнал меняется чаще, чем приходит импульс. Описание модуля, тестовый стенд и скрин симуляции прилагаю (последний скрин это работа в симуляции до синтеза). Важный момент, что такое происходит только при проведении симуляций Timing на любом этапе, в остальных симуляциях все в норме. С этой проблемой сталкивался и до этого, но тогда я решил, что это было из-за асинхронной логики, сделал модуль синхронным и проблема решилась, сейчас модуль синхронный, но проблема есть, хотелось бы узнать что это и как избежать. Заранее благодарю за ответ Control_devices.v tb_Contr_Trans.v

конденсаторы электролитические, у них закрашенная обкладка это плюс у вас на схеме??