Jump to content
Sign in to follow this  
Виктор_ф

Active-Hdl И Virtex - 4

Recommended Posts

Доброго времени суток. Я только начал изучать все что касается ПЛИС. Есть Active-HDL и Virtex - 4 , помогите хотя бы начать какой-то простенький проект, как это все будет связанно и тому подобное. Есть небольшие навыки с языком VHDL. Насколько я понимаю нужны какие-то дополнительные библиотеки Xilinx

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.
Note: Your post will require moderator approval before it will be visible.

Guest
Reply to this topic...

×   Pasted as rich text.   Restore formatting

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Loading...
Sign in to follow this  

  • Similar Content

    • By Jossa
      Доброго времени суток! Есть ли здесь те, кто может помочь разобраться с VHDL? я новичок и хочу понять, что делает этот код. С Вычислением контрольных битов мне удалось разобраться, а что делает процесс (DU)? Всё это дело пишу в aldec active-hdl.
       
      entity xm is port ( DU: IN STD_LOGIC_VECTOR (1 to 7); DC: OUT STD_LOGIC_VECTOR (1 to 7); NOERROR: OUT STD_LOGIC ); end xm; architecture xm of xm is function syndrome (D: STD_LOGIC_VECTOR) return STD_LOGIC_VECTOR is variable SYN: STD_LOGIC_VECTOR (2 downto 0); begin SYN(0) := D(1) xor D(3) xor D(5) xor D(7); SYN(1) := D(2) xor D(3) xor D(6) xor D(7); SYN(2) := D(4) xor D(5) xor D(6) xor D(7); return(SYN); end syndrome; begin process (DU) variable i: INTEGER; begin DC <= DU; i := CONV_INTEGER(syndrome(DU)); if i = 0 then NOERROR <= '1'; else NOERROR <= '0'; DC(i) <= not DU(i); end if; end process; end xm;  

    • Guest Антон
      By Guest Антон
      Доброго времени суток. Нужна помощь с программированием простеньких схем цифровой схемотехники. Нужно на 2 языках написать код+tb. Всего схем около сотни. В них входят мультиплексоры, демультиплексоры, декодеры, счетчики. Естественно не за бесплатно. Это пример самой сложной ( по моему субъективному мнению) схемы.
      По всем вопросам и предложениям можете написать мне на почту tarasov123789@mail.ru
       


    • By MaDiEQ
      При проектировании устройств какие конструкции языка VHDL лучше использовать ?
      1 State machine организовывать как переменную со своим типом state1, state2 ... или можно создать variable state: natural range 0 to (конечное состояние):=0; Какая конструкция будет занимать меньше ресурсов?
      2 Операторы ветвления if else или case?
      3 Если нужен переход по изменению сигнала wait или опять же if?
      4 Как использовать Component / port map? использую только в тестбенче но возможно так вот кодом соединять провода нескольких файлов vhd? хотелось узнать
    • By Werq
      Прошу помощи , как средствами языка VHDL , управлять вот таким вот 7ми сегментным индикатором.

    • By nikellanjilo
      Доброго времени суток уважаемые форумчане.
      Мой вопрос состоит в следующем - как можно сделать генератор белого гауссовского шума для ПЛИС?
      Без использования MatLab, только силами языка описания аппаратуры Verilog, VHDL.
      Проблема в том, что я генерирую рандом, который имеет равномерное распределение, а вот чтобы из равномерного получить нормальное Гауссово - есть кое-какие проблемы.
      Может вообще есть путь по-проще или как решить ту проблему у которой я сейчас стою... Может есть какие мыслишки? :buba:
  • Сообщения

  • Покупай!

×
×
  • Create New...