Т-Триггер

[DmitryD]

Вечер добрый!

Встал вопрос описать т-триггер на verilog. Не совсем понятно с назначениями.. С чего начать? По фронту clk проверять чему равно Q, выводить на выход, затем инвертировать Q и подавать на вход D, а со входа D на выход Q?

[Реклама]

Реклама: ООО ТД Промэлектроника, ИНН: 6659197470, Тел: 8 (800) 1000-321

[NebsteR]

Ты gate-level описание хочешь что ли? В любом случае - Q в обозначении триггера это уже выход, предлагаешь выход выводить на него же?

Или ты хочешь просто хрень, изменяющую свое состояние по фронту? Нарисуй что ли, что тебе вообще надо...

Если просто менять, то:

input wire clk;
reg qqq;

initial qqq = 0;

always @(posedge clk)
begin
  reg = ~reg;
end

Изменено 10 апреля, 2013 пользователем NebsteR

[Реклама]

20% скидка на весь каталог электронных компонентов в ТМ Электроникс!

Акция "Лето ближе - цены ниже", успей сделать выгодные покупки!

Плюс весь апрель действует скидка 10% по промокоду APREL24 + 15% кэшбэк и бесплатная доставка!

Перейти на страницу акции

Реклама: ООО ТМ ЭЛЕКТРОНИКС, ИНН: 7806548420, info@tmelectronics.ru, +7(812)4094849

[DmitryD]

хочу просто делитель

понятно что Q - это уже выход, в смысле что этот вывод назначать ноге плис.

или нужно на уровне элементов и-не описывать?

или двумя строчками?

Q=data;
not_Q=~data;

[Реклама]

Выбираем схему BMS для корректной работы литий-железофосфатных (LiFePO4) аккумуляторов

 Обязательным условием долгой и стабильной работы Li-FePO4-аккумуляторов, в том числе и производства EVE Energy, является применение специализированных BMS-микросхем. Литий-железофосфатные АКБ отличаются такими характеристиками, как высокая многократность циклов заряда-разряда, безопасность, возможность быстрой зарядки, устойчивость к буферному режиму работы и приемлемая стоимость. Но для этих АКБ, также как и для других, очень важен контроль процесса заряда и разряда, а специализированных микросхем для этого вида аккумуляторов не так много. Инженеры КОМПЭЛ подготовили список имеющихся микросхем и возможных решений от разных производителей. Подробнее>>

Реклама: АО КОМПЭЛ, ИНН: 7713005406, ОГРН: 1027700032161

[NebsteR]

Зачем тебе вообще описывать что либо, не имеющее отношения к выходному состоянию? Это верилог сгенерирует сам...

Код я уже написал в #2...

Вот такое:

Компилируется в это, RTL Viewer в Quartus II:

Симулировать лень, тут и так все понятно...

Изменено 10 апреля, 2013 пользователем NebsteR

[DmitryD]

хмм...т.е. о том, что происходит внутри задумываться не нужно,а только лишь заботиться о состоянии выхода..

а если у меня какой-нибудь вычитающий счетчик из трех триггеров, то как быть?

output reg [2:0] qqq

и не прописывать связь с выхода одного триггера на clk второго?

[NebsteR]

Счетчик-делитель нужен?

Верилог - весьма мощная штука...

Вот это (кидаю скриншоты потому, что тег code некорректно подвечивает синтаксис):

Компилируется в сумматор нужной разрядности с прибавлением 1 и сравнением для получения коэфф. деления, некратного разрядности счетчика, т.е. в это:

Отрывок из одного из моих проектов, в данном случае нужен счетчик адреса, для параллельной SRAM, out идет непосредственно на ноги плисины, циклически считает 0..5759... Можешь обратить внимание на тип присвоения - неблокирующее "<=", играет ключевую роль для организации именно такой структуры переполнения...

[NebsteR]

Или касательно твоего [2:0] 3 бит делителя на 8:

Все проще некуда...

[DmitryD]

спасибо большое, пролил свет на многие вещи! буду дальше разбираться..

[NebsteR]

Еще могу >это< посоветовать, для начала весьма неплохо...