Проблемы Симуляции В Quartus Ii И Modelsim

[mott]

Добрый день!

Недавно начал заниматься VHDL...

Написал небольшой модуль, провёл симуляцию в ModelSim (создавал другой VHDL файл, и из него запускал основной блок и подавал сигналы) - всё работало нормально.

Решил сделать симуляцию на реальном чипе в Quartus II + ModelSim. Чип - Cyclone II.

Всё скомпилировал, запустил ModelSim, добавил данные прямо в симуляции(Force..., Clock...) - тоже всё работает нормально, но при выставлении очень маленького шага (1ps) Clock, сигналы по прежнему получаются идеальные без выбросов и смещений, хотя в блоке есть вычисления и два процесса. Друг, который этим занимался раньше и работал на Max+ говорит, что выбросы должны быть и сигнал не идеально квадратный должен быть. Но, к сожалению, он не работал с Quartus.

В чём может быть причина? И может у кого-нибуть найдётся толковый проверенный туториал, хотя уже несколько попробовал...

Если нужна какая-нибуть доп. информация для прояснения ситуации, пишите - выложу.

[Реклама]

Реклама: ООО ТД Промэлектроника, ИНН: 6659197470, Тел: 8 (800) 1000-321

[Vascom]

Ты симулируешь после синтеза или после фиттера? Timing Analyser после фиттера какую максимальную частоту клока показывает?

P.S. А Verilog уже освоил?

[Реклама]

20% скидка на весь каталог электронных компонентов в ТМ Электроникс!

Акция "Лето ближе - цены ниже", успей сделать выгодные покупки!

Плюс весь апрель действует скидка 10% по промокоду APREL24 + 15% кэшбэк и бесплатная доставка!

Перейти на страницу акции

Реклама: ООО ТМ ЭЛЕКТРОНИКС, ИНН: 7806548420, info@tmelectronics.ru, +7(812)4094849

[mott]

Я ещё не полностью освоил инсирументы... В Quartus нажимаю Processing->Start compilation после этого моделирую файл из папки \simulation\modelsim\

На счёт максимальной частоты клока - подскажите где посмотреть, в Timing Analyser куча репортов.

Verilog пока не осваивал, но по сути, что удалось выяснить, одно и тоже - в Verilog синтаксис проще, но есть свои проблемы. Думаю, что это скорее идеологический вопрос нежели практический. Хотя и допускаю что есть у обоих плюсы и минусы...

[Реклама]

Выбираем схему BMS для корректной работы литий-железофосфатных (LiFePO4) аккумуляторов

 Обязательным условием долгой и стабильной работы Li-FePO4-аккумуляторов, в том числе и производства EVE Energy, является применение специализированных BMS-микросхем. Литий-железофосфатные АКБ отличаются такими характеристиками, как высокая многократность циклов заряда-разряда, безопасность, возможность быстрой зарядки, устойчивость к буферному режиму работы и приемлемая стоимость. Но для этих АКБ, также как и для других, очень важен контроль процесса заряда и разряда, а специализированных микросхем для этого вида аккумуляторов не так много. Инженеры КОМПЭЛ подготовили список имеющихся микросхем и возможных решений от разных производителей. Подробнее>>

Реклама: АО КОМПЭЛ, ИНН: 7713005406, ОГРН: 1027700032161

[Vascom]

Чтобы учитывались временные задержки надо моделировать не после компиляции или синтеза, а после фиттинга. То есть после разводки проекта внутри чипа, Place and Route.

[mott]

Так команда Processing->Start compilation запускает всю обработку последовательно, т.е. я делаю и фиттинг и др.

[Vascom]

Симулируй готовый нетлист.

[mott]

Всё получилось, необходимо было ещё в ModelSim в настройке симуляции добавлять файл .SDO на вкладке SDF.

Теперь видны задержки вычисления.

Спасибо за помощь!