Vhdl Testbench В Xilinx Ise Webpack

[НеСказочник]

Всем здрасьте. Только учусь работать с VHDL. Осваиваю Xilinx Ise WebPack (кажись он так называется). И при попытке сгенерировать эту отладочную доску на vhdl он мне генерирует её с ошибками:

--------------------------------------------------------------------------------

-- Company:

-- Engineer:

--

-- Create Date: 22:53:00 01/26/2014

-- Design Name:

-- Module Name: E:/XProject/Adder_test1/adder_testbench.vhd

-- Project Name: Adder_test1

-- Target Device:

-- Tool versions:

-- Description:

--

-- VHDL Test Bench Created by ISE for module: adder

--

-- Dependencies:

--

-- Revision:

-- Revision 0.01 - File Created

-- Additional Comments:

--

-- Notes:

-- This testbench has been automatically generated using types std_logic and

-- std_logic_vector for the ports of the unit under test. Xilinx recommends

-- that these types always be used for the top-level I/O of a design in order

-- to guarantee that the testbench will bind correctly to the post-implementation

-- simulation model.

--------------------------------------------------------------------------------

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

-- Uncomment the following library declaration if using

-- arithmetic functions with Signed or Unsigned values

--USE ieee.numeric_std.ALL;

ENTITY adder_testbench IS

END adder_testbench;

ARCHITECTURE behavior OF adder_testbench IS

-- Component Declaration for the Unit Under Test (UUT)

COMPONENT adder

PORT(

A : IN std_logic;

B : IN std_logic;

C : OUT std_logic

);

END COMPONENT;

--Inputs

signal A : std_logic := '0';

signal B : std_logic := '0';

--Outputs

signal C : std_logic;

-- No clocks detected in port list. Replace <clock> below with

-- appropriate port name

constant <clock>_period : time := 10 ns;

BEGIN

-- Instantiate the Unit Under Test (UUT)

uut: adder PORT MAP (

A => A,

B => B,

C => C

);

-- Clock process definitions

<clock>_process :process

begin

<clock> <= '0';

wait for <clock>_period/2;

<clock> <= '1';

wait for <clock>_period/2;

end process;

-- Stimulus process

stim_proc: process

begin

-- hold reset state for 100 ns.

wait for 100 ns;

wait for <clock>_period*10;

-- insert stimulus here

wait;

end process;

END;

Ругается на <clock>.

Кто знает что с этим делать?

[Реклама]

Реклама: ООО ТД Промэлектроника, ИНН: 6659197470, Тел: 8 (800) 1000-321

[НеСказочник]

Вот кто-то советует просто их закоментировать

А как правильно?

[Реклама]

20% скидка на весь каталог электронных компонентов в ТМ Электроникс!

Акция "Лето ближе - цены ниже", успей сделать выгодные покупки!

Плюс весь апрель действует скидка 10% по промокоду APREL24 + 15% кэшбэк и бесплатная доставка!

Перейти на страницу акции

Реклама: ООО ТМ ЭЛЕКТРОНИКС, ИНН: 7806548420, info@tmelectronics.ru, +7(812)4094849

[Meteor77]

Одно из двух, либо закоментировать, либо ввести в основной проект.

Выбор за Вами.

[Реклама]

Выбираем схему BMS для корректной работы литий-железофосфатных (LiFePO4) аккумуляторов

 Обязательным условием долгой и стабильной работы Li-FePO4-аккумуляторов, в том числе и производства EVE Energy, является применение специализированных BMS-микросхем. Литий-железофосфатные АКБ отличаются такими характеристиками, как высокая многократность циклов заряда-разряда, безопасность, возможность быстрой зарядки, устойчивость к буферному режиму работы и приемлемая стоимость. Но для этих АКБ, также как и для других, очень важен контроль процесса заряда и разряда, а специализированных микросхем для этого вида аккумуляторов не так много. Инженеры КОМПЭЛ подготовили список имеющихся микросхем и возможных решений от разных производителей. Подробнее>>

Реклама: АО КОМПЭЛ, ИНН: 7713005406, ОГРН: 1027700032161

[НеСказочник]

Так а что это? Зачем генерировать код, который заведомо с ошибкой?

[Vascom]

Генерируемый тестбенч - это шаблон, который ты должен поправить для своих нужд.

[НеСказочник]

Не убедительно. Все среды программирования всегда генерируют рабочий код. И даже, если он ничего не делает, то должен быть, по крайней мере без ошибок.

[Vascom]

Ну напиши в Xilinx претензию.