Jump to content
НеСказочник

Vhdl Testbench В Xilinx Ise Webpack

Recommended Posts

Всем здрасьте. Только учусь работать с VHDL. Осваиваю Xilinx Ise WebPack (кажись он так называется). И при попытке сгенерировать эту отладочную доску на vhdl он мне генерирует её с ошибками:

--------------------------------------------------------------------------------

-- Company:

-- Engineer:

--

-- Create Date: 22:53:00 01/26/2014

-- Design Name:

-- Module Name: E:/XProject/Adder_test1/adder_testbench.vhd

-- Project Name: Adder_test1

-- Target Device:

-- Tool versions:

-- Description:

--

-- VHDL Test Bench Created by ISE for module: adder

--

-- Dependencies:

--

-- Revision:

-- Revision 0.01 - File Created

-- Additional Comments:

--

-- Notes:

-- This testbench has been automatically generated using types std_logic and

-- std_logic_vector for the ports of the unit under test. Xilinx recommends

-- that these types always be used for the top-level I/O of a design in order

-- to guarantee that the testbench will bind correctly to the post-implementation

-- simulation model.

--------------------------------------------------------------------------------

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

-- Uncomment the following library declaration if using

-- arithmetic functions with Signed or Unsigned values

--USE ieee.numeric_std.ALL;

ENTITY adder_testbench IS

END adder_testbench;

ARCHITECTURE behavior OF adder_testbench IS

-- Component Declaration for the Unit Under Test (UUT)

COMPONENT adder

PORT(

A : IN std_logic;

B : IN std_logic;

C : OUT std_logic

);

END COMPONENT;

--Inputs

signal A : std_logic := '0';

signal B : std_logic := '0';

--Outputs

signal C : std_logic;

-- No clocks detected in port list. Replace <clock> below with

-- appropriate port name

constant <clock>_period : time := 10 ns;

BEGIN

-- Instantiate the Unit Under Test (UUT)

uut: adder PORT MAP (

A => A,

B => B,

C => C

);

-- Clock process definitions

<clock>_process :process

begin

<clock> <= '0';

wait for <clock>_period/2;

<clock> <= '1';

wait for <clock>_period/2;

end process;

-- Stimulus process

stim_proc: process

begin

-- hold reset state for 100 ns.

wait for 100 ns;

wait for <clock>_period*10;

-- insert stimulus here

wait;

end process;

END;

Ругается на <clock>.

Кто знает что с этим делать?

Share this post


Link to post
Share on other sites

Одно из двух, либо закоментировать, либо ввести в основной проект.

Выбор за Вами.

Share this post


Link to post
Share on other sites

Высококачественные конденсаторы Panasonic для надежности вашей электроники!

Электролитические алюминиевые конденсаторы Panasonic отличаются повышенной надежностью, длительным сроком службы, низким импедансом и выдерживают большой ток пульсаций, в то время как семейства полимерных конденсаторов Panasonic SP-CAP, POSCAP, OS-CON и HYBRID характеризуют сверхнизкий ESR и увеличенная емкость, работа при высоких напряжениях и в расширенном температурном диапазоне. Приобретая продукцию Panasonic, вы гарантированно получаете самое передовое решение для ваших задач. Для облегчения вашего выбора, мы подготовили подборку полезных материалов.

Читать статьи

Генерируемый тестбенч - это шаблон, который ты должен поправить для своих нужд.

Share this post


Link to post
Share on other sites
                     

Вебинар "Как создать BLE-устройство на базе новейшего беспроводного микроконтроллера STM32WB55"

27 ноября 2019 года компания КОМПЭЛ приглашает разработчиков, технических руководителей и энтузиастов беспроводной связи на вебинар, посвященный новинке 2019 года – мультипротокольному беспроводному микроконтроллеру STM32WB55, который позволяет создавать устройства на базе стандартов BLE 5.0; BLE Mesh; 802.15.4/ZigBee и Thread. На вебинаре мы покажем, как с помощью привычных инструментов STM32Cube и STM32CubeMX можно создать свое первое, надежно работающее BLE-приложение.

Зарегистрироваться на вебинар

Не убедительно. Все среды программирования всегда генерируют рабочий код. И даже, если он ничего не делает, то должен быть, по крайней мере без ошибок.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.
Note: Your post will require moderator approval before it will be visible.

Guest
Reply to this topic...

×   Pasted as rich text.   Restore formatting

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Loading...

  • Similar Content

    • By Jossa
      Доброго времени суток! Есть ли здесь те, кто может помочь разобраться с VHDL? я новичок и хочу понять, что делает этот код. С Вычислением контрольных битов мне удалось разобраться, а что делает процесс (DU)? Всё это дело пишу в aldec active-hdl.
       
      entity xm is port ( DU: IN STD_LOGIC_VECTOR (1 to 7); DC: OUT STD_LOGIC_VECTOR (1 to 7); NOERROR: OUT STD_LOGIC ); end xm; architecture xm of xm is function syndrome (D: STD_LOGIC_VECTOR) return STD_LOGIC_VECTOR is variable SYN: STD_LOGIC_VECTOR (2 downto 0); begin SYN(0) := D(1) xor D(3) xor D(5) xor D(7); SYN(1) := D(2) xor D(3) xor D(6) xor D(7); SYN(2) := D(4) xor D(5) xor D(6) xor D(7); return(SYN); end syndrome; begin process (DU) variable i: INTEGER; begin DC <= DU; i := CONV_INTEGER(syndrome(DU)); if i = 0 then NOERROR <= '1'; else NOERROR <= '0'; DC(i) <= not DU(i); end if; end process; end xm;  

    • Guest Антон
      By Guest Антон
      Доброго времени суток. Нужна помощь с программированием простеньких схем цифровой схемотехники. Нужно на 2 языках написать код+tb. Всего схем около сотни. В них входят мультиплексоры, демультиплексоры, декодеры, счетчики. Естественно не за бесплатно. Это пример самой сложной ( по моему субъективному мнению) схемы.
      По всем вопросам и предложениям можете написать мне на почту tarasov123789@mail.ru
       


    • By MaDiEQ
      При проектировании устройств какие конструкции языка VHDL лучше использовать ?
      1 State machine организовывать как переменную со своим типом state1, state2 ... или можно создать variable state: natural range 0 to (конечное состояние):=0; Какая конструкция будет занимать меньше ресурсов?
      2 Операторы ветвления if else или case?
      3 Если нужен переход по изменению сигнала wait или опять же if?
      4 Как использовать Component / port map? использую только в тестбенче но возможно так вот кодом соединять провода нескольких файлов vhd? хотелось узнать
    • By Werq
      Прошу помощи , как средствами языка VHDL , управлять вот таким вот 7ми сегментным индикатором.

    • By Блондин
      Доброе времени суток!
      Простейший проект - DDS ip-core в Xilinx ISE 14.7 (Webpack!), выход DDS далее на ЦАП, приаттаченный к плате Nexus 3 (Spartan 6).
      Top level - schematic.
      DDS генерит, в железе все нормально, на осциллографе на выходе ЦАП - синус, все как надо.
      Но как промоделировать проект в ISim? Testbench создаю, клок для DDS генерится, но на выходной шине DDS 0.
      Отдельно генерил тестбенч для ДДС (не для всего проекта), результат такой же.
      Возможно, проблема в прослойке между монитором и стулом, но тогда подскажите, что почитать/куда копать?
      Заранее спасибо!




×
×
  • Create New...