N Разрядный Сдвиговый Регистр На Vhdl

[huawei]

Есть код сдвигового регистра

entity DFF is

port (

RSTn, CLK, D : in bit;

Q : out bit);

end DFF;

architecture RTL of DFF is

begin

process (RSTn, CLK)

begin

if (RSTn = '0') then

Q <= '0';

elsif (CLK'event and CLK = '1') then

Q <= D;

end if;

end process;

end RTL;

entity SHIFT is

port (

RSTn, CLK, SI : in bit;

SO : out bit);

end SHIFT;

architecture RTL3 of SHIFT is

component DFF

port (

RSTn, CLK, D : in bit;

Q : out bit);

end component;

signal T : bit_vector(8 downto 0);

-- декларация сигнала T

begin

T(8) <= SI;

SO <= T(0);

g0 : for i in 7 downto 0 generate

allbit : DFF

port map (RSTn => RSTn, CLK => CLK, D => T(i+1), Q => T(i));

end generate;

end RTL3;

Необходимо сделать сдвиговый n разрядный регистр , сдвигать должен влево или вправо...Как я поняла нужно делать на D триггере, но не понимаю как одновременно сдвигать. Плюс нужно использовать generic и generate А использовать библиотеки std_logic а не bit.....Может таблицу истинности подскажите

[Реклама]

Реклама: ООО ТД Промэлектроника, ИНН: 6659197470, Тел: 8 (800) 1000-321

[huawei]

Здраствуйте! Стоит задача написать описать реверсивный сдвиговый регистр на D триггерах.

Код нужно написать используя generate и generic. Я это постарался сделать. Через generic задаётся разрядность. Однако времянка не сдвигает в другую сторону , что я не правильно сделал. L -управляет направлением сдвига. Ответьте, кто знает

Код программы ниже

library ieee;

use ieee.std_logic_1164.all;

entity SOE is

generic (

n : integer := 4 );

port(

D : in std_logic;

Q : out std_logic;

L, C : in std_logic);

end SOE;

architecture beh of SOE is

signal T : std_logic_vector(n downto 0);

begin

s: for i in n-1 downto 0 generate

begin

process (C)

begin

if C'event and C='1' then

if L='1" then

T(0)<= D;

T(i+1) <= T(i);

elsif L='0' then

T(n-1) <= D;

T(i) <= T(i+1);

end if;

end if;

end process;

end generate;

end beh;

Тестбенч

library ieee;

use ieee.std_logic_1164.all;

entity RUS is

generic (

n : integer := 4);

end RUS;

architecture BLR of RUS is

component SOE

generic (

n : integer);

port (

D : in std_logic;

Q : out std_logic;

L, C : in std_logic);

end component;

signal Q: std_logic:='0';

signal D: std_logic:='1';

signal T: std_logic_vector (n downto 0);

signal L: std_logic:='0';

signal C: std_logic:='0';

begin

DUT1: SOE

generic map (

n => n)

port map (

D=>D,

Q=>Q,

L=>L,

C=>C);

D <= not D after 1000 ns;

L <= not L after 120 ns;

C <= not C after 10 ns;

end architecture BLR;

Изменено 16 мая, 2014 пользователем huawei

[Реклама]

20% скидка на весь каталог электронных компонентов в ТМ Электроникс!

Акция "Лето ближе - цены ниже", успей сделать выгодные покупки!

Плюс весь апрель действует скидка 10% по промокоду APREL24 + 15% кэшбэк и бесплатная доставка!

Перейти на страницу акции

Реклама: ООО ТМ ЭЛЕКТРОНИКС, ИНН: 7806548420, info@tmelectronics.ru, +7(812)4094849

[demon_rt]

В generate i=3 у вас возникает коллизия, биту T(3) одновременно присваиваются D и T(4), эта ситуация называется мультисоурс.

T(n-1) <= D;

T(i) <= T(i+1);

[Реклама]

Выбираем схему BMS для заряда литий-железофосфатных (LiFePO4) аккумуляторов

Обязательным условием долгой и стабильной работы Li-FePO4-аккумуляторов, в том числе и производства EVE Energy, является применение специализированных BMS-микросхем. Литий-железофосфатные АКБ отличаются такими характеристиками, как высокая многократность циклов заряда-разряда, безопасность, возможность быстрой зарядки, устойчивость к буферному режиму работы и приемлемая стоимость. Но для этих АКБ очень важен контроль процесса заряда и разряда для избегания воздействия внешнего зарядного напряжения после достижения 100% заряда. Инженеры КОМПЭЛ подготовили список таких решений от разных производителей. Подробнее>>

Реклама: АО КОМПЭЛ, ИНН: 7713005406, ОГРН: 1027700032161