Jump to content
Трофим

Как задать исходные состояния ЗУ в проекте

Recommended Posts

Да.

Можешь сам проверить при синтезе.

А тебе обязательно VHDL? Язык Verilog гораздо понятнее и нагляднее.

Edited by Vascom

Share this post


Link to post
Share on other sites

Вебинар "Разбор новых уникальных модулей FMAC и CORDIC в микроконтроллерах общего назначения STM32G4" (15.07.2020)

Компания КОМПЭЛ приглашает вас принять участие в вебинаре 15.07.2020, посвященном новому семейству микроконтроллеров общего назначения – STM32G4. Вебинар рассчитан на технических специалистов и тех, кто знаком с основами цифровой обработки сигналов. Мы разберем алгоритм работы CORDIC, а также рассмотрим пример создания цифрового фильтра на базе FMAC.

Зарегистрироваться на вебинар

                     

Новые контроллеры VIPerPLUS для ИП – видео и материалы вебинара STMicroelectronics

Видеозапись и материалы вебинара ST о семействе AC/DC регуляторов VIPerPLUS производства компании STMicroelectronics. Инженерами ST было детально рассмотрено новое семейство микросхем VIPerPLUS со встроенным транзистором, их возможности и топологии применения. Продемонстрировано испытание из лаборатории ST в Праге и моделирование в среде E-DesignSuite.

Подробнее

Пин компонента не подключен ни к одному порты вышестоящего компонента или сигналу, так ли его надо декларировать dina => open,, у меня выходит ошибка 

Line 74: Formal <dina> has no actual or default value

Кeg: RAM
Port map(clka => ck,
            wea => weaa,
            dina => open,
            douta => dataout,
            addra => addraa);

Share this post


Link to post
Share on other sites
                     

Конденсаторы ECWFG от Panasonic: теперь и для высоковольтных применений

Компания Panasonic анонсировала существенное расширение серии пленочных конденсаторов ECWFG: на сегодняшний день диапазон рабочих напряжений серии составляет 630…1100 В (DC). Серия ECWFG поддерживает уникальную функцию микропредохранителей.

Подробнее

Если ты используешь "open", то внутри модуля должно быть задано значение по умолчанию.

Share this post


Link to post
Share on other sites

type pm_type  is array(0 to 2**PM_CADDR_WIDTH)      of std_logic_vector(63 downto 0);

Не могу нигде найти переменную PM_CADDR_WIDTH, чтобы посмотреть её значение, где она может быть?

Share this post


Link to post
Share on other sites

use work.corecfg.all;

Ругается на эту строчку.

Текст ошибки Line 25: Cannot find <corecfg> in library <work>. Please ensure that the library was compiled, and that a library and a use clause are present in the VHDL file.

Скрин прилагается.

В чем ошибка?

1.jpg

Share this post


Link to post
Share on other sites

Не бойся для новых вопросов создавать новые темы. Так выше шанс, что твой вопрос заметит кто-то разбирающийся.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.
Note: Your post will require moderator approval before it will be visible.

Guest
Reply to this topic...

×   Pasted as rich text.   Restore formatting

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Loading...

×
×
  • Create New...