Код Хэмминга на VHDL

[Jossa]

Доброго времени суток! Есть ли здесь те, кто может помочь разобраться с VHDL? я новичок и хочу понять, что делает этот код. С Вычислением контрольных битов мне удалось разобраться, а что делает процесс (DU)? Всё это дело пишу в aldec active-hdl.
 

entity xm is
port (
 DU: IN STD_LOGIC_VECTOR (1 to 7);
 DC: OUT STD_LOGIC_VECTOR (1 to 7);
 NOERROR: OUT STD_LOGIC
 );
end xm;

architecture xm of xm is

function syndrome (D: STD_LOGIC_VECTOR)
 return STD_LOGIC_VECTOR is
 variable SYN: STD_LOGIC_VECTOR (2 downto 0);
begin
 SYN(0) := D(1) xor D(3) xor D(5) xor D(7);
 SYN(1) := D(2) xor D(3) xor D(6) xor D(7);
 SYN(2) := D(4) xor D(5) xor D(6) xor D(7);
 return(SYN);
end syndrome;

begin
process (DU)
 variable i: INTEGER;
 begin
 DC <= DU;
 i := CONV_INTEGER(syndrome(DU));
 if i = 0 then NOERROR <= '1';
 else NOERROR <= '0'; DC(i) <= not DU(i); end if;
 end process;

end xm;

 

[Реклама]

Реклама: ООО ТД Промэлектроника, ИНН: 6659197470, Тел: 8 (800) 1000-321