Проектирование На Vhdl

[Alex_204]

Добрый вечер! Есть такая проблема, необходимо перевести имеющуюся электрическую принципиальную схему (проектировалось ОЗУ), в схему на языке VHDL. Есть тут те кто этим занимается?

[Реклама]

Реклама: ООО ТД Промэлектроника, ИНН: 6659197470, Тел: 8 (800) 1000-321

[Lexus]

Интересует именно VHDL? Я только с AHDL могу помочь.

[Реклама]

20% скидка на весь каталог электронных компонентов в ТМ Электроникс!

Акция "Лето ближе - цены ниже", успей сделать выгодные покупки!

Плюс весь апрель действует скидка 10% по промокоду APREL24 + 15% кэшбэк и бесплатная доставка!

Перейти на страницу акции

Реклама: ООО ТМ ЭЛЕКТРОНИКС, ИНН: 7806548420, info@tmelectronics.ru, +7(812)4094849

[Alex_204]

а разница большая? просто суть в том, чтобы схема моделировалась на Xilinx ISE Design Suite 10.1 и отрабатывала как положено.

[Реклама]

Выбираем схему BMS для корректной работы литий-железофосфатных (LiFePO4) аккумуляторов

 Обязательным условием долгой и стабильной работы Li-FePO4-аккумуляторов, в том числе и производства EVE Energy, является применение специализированных BMS-микросхем. Литий-железофосфатные АКБ отличаются такими характеристиками, как высокая многократность циклов заряда-разряда, безопасность, возможность быстрой зарядки, устойчивость к буферному режиму работы и приемлемая стоимость. Но для этих АКБ, также как и для других, очень важен контроль процесса заряда и разряда, а специализированных микросхем для этого вида аккумуляторов не так много. Инженеры КОМПЭЛ подготовили список имеющихся микросхем и возможных решений от разных производителей. Подробнее>>

Реклама: АО КОМПЭЛ, ИНН: 7713005406, ОГРН: 1027700032161

[Lexus]

Да, разница большая. И, думаю, у Ксайлинкса нет возможности программирования на AHDL.

[wowa]

Вы задайте задание. И Увидите... А так гадать на киселе никто небудет.

[Alex_204]

Вообщем вот здание

Задача: Есть курсач (модуль памяти ОЗУ), который надо описать на VHDL. От курсача есть и схема и описательная часть т.е. он готов, нужно только перевести. В итоге получается несколько файлов в которых описаны различные устройства, и, один в котором они объединены + тест всего этого. Схема несинтезабельна т.е. достаточно того что она выдает норм графики. (микросхема памяти кр537ру17). Устройство управление должно быть выполнено в виде автомата.

Кто-нить может с этим помочь? Естественно не бесплатно! нужно оч срочно! Сам никак не успеваю!..

Вот ссылка на схему в Visio http://www.rapidshare.ru/1276208

Описательную часть скину если кто заинтересуется.

Вот телефон для связи 8-915-107-59-6 два.

[Lexus]

Alex_204, у Вас коммерческое предложение. Пройдите на форум "Электроникс" и в соответствующем разделе разместите объявление. Найдутся желающие помочь.

[mazzi]

...Пройдите на форум "Электроникс"...

А ссылочку форума можно?

Это здесь? http://electronix.ru/

Изменено 2 декабря, 2009 пользователем mazzi

[Lexus]

mazzi, да. Только на сам форум у меня вход получается со второй-третьей попытки. Странно.

[Alex_204]

Alex_204, у Вас коммерческое предложение. Пройдите на форум "Электроникс" и в соответствующем разделе разместите объявление. Найдутся желающие помочь.

спасибо за совет! так и сделаю

[Гость yu_yu]

Здравствуйте! Не могли бы мне помочь с описанием конечного автомата на vhdl? Я тут новичок, так что строго не судите))

есть такой код, в комментариях описала свою проблему

signal c_v:std_logic_vector(0 to 15);----------

signal c1_v:std_logic_vector(0 to 9);----------
signal ii:integer range 0 to 9:=0;
signal i:integer range 0 to 15:=0; -- В одном случае эта переменная используется как счетчик для побитного вывода с_v, в другом - для побитного вывода с1_v (cм. выше их тип)
(...)
when st2 =>
c1_v<=conv_std_logic_vector (next_i1, 10);
if i1>=0 and i1<1023 then
	if i<=9 and i>=0 then
	out1<=c1_v(i);-- В постсинтезном моделировании выскакивает предупреждение "index value 0 to 15 could be out of prefix range 0 to 9"
	else NULL;	-- Но когда я изменяю эту строку на ii<=i;out1<=c1_v(ii); то на выход out1 идет неправильная информация, смещенная и не только, не понятно по какому закону сформированная
	end if;	   -- Но дальше такие строки работают
	next_state<=st2;
else
	if i1=1023 then
	if i<9 and i>=0 then
	ii<=i;--------------------Тут это работает!!!
	out1<=c1_v(ii);
	next_state<=st2;
	else
	ii<=i;----------------------И тут работает!!!
	out1<=c1_v(ii);
	next_state<=st1;
	end if;
	else NULL;
	end if;
end if;

end case;
end process;

end;

Помогите пожалуйста, никак не могу понять, в чем дело!

Прикрепляю файл тестбенча и весь .vhd

Спасибо заранее!

france_test.txt

france5.txt

[Fenja]

Некропостер.

Скачай statecad, нарисуй автомат и получишь vhdl