Обертка Для Конвертера Rgb2Ycbcr

[surly]

Всем привет.

Есть встроенный конвертер в ISE 10.1 в разделе ImageProcessing из цветового пространства rgb в цветоразностную модель YCbCr и наоборот.

Написан он в поведенческом стиле и не представляется возможности этот конвертер промоделировать. Для этого была написана т.н. обертка - простой .hdl модуль, который с помощью port map дублирует порты.

НО! Проблема в синтаксисе. Подскажите что не так написано пожалуйста.

Вот код обертки:

----------------------------------------------------------------------------------
-- Company: 
-- Engineer: 
-- 
-- Create Date:    22:20:55 09/08/2010 
-- Design Name: 
-- Module Name:    m1 - Behavioral 
-- Project Name: 
-- Target Devices: 
-- Tool versions: 
-- Description: 
--
-- Dependencies: 
--
-- Revision: 
-- Revision 0.01 - File Created
-- Additional Comments: 
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity m1 is
 port (
   sclr : in STD_LOGIC := 'X'; 
   ce : in STD_LOGIC := 'X'; 
   v_sync_out : out STD_LOGIC; 
   pix_en_in : in STD_LOGIC := 'X'; 
   h_sync_out : out STD_LOGIC; 
   clk : in STD_LOGIC := 'X'; 
   pix_en_out : out STD_LOGIC; 
   h_sync_in : in STD_LOGIC := 'X'; 
   v_sync_in : in STD_LOGIC := 'X'; 
   cb : in STD_LOGIC_VECTOR ( 7 downto 0 ); 
   cr : in STD_LOGIC_VECTOR ( 7 downto 0 ); 
   b : out STD_LOGIC_VECTOR ( 7 downto 0 ); 
   g : out STD_LOGIC_VECTOR ( 7 downto 0 ); 
   r : out STD_LOGIC_VECTOR ( 7 downto 0 ); 
   y : in STD_LOGIC_VECTOR ( 7 downto 0 ) 
 );
end m1;

architecture Behavioral of m1 is

begin
mmmm :entity work.IP1 port map (
   sclr => sclr, 
   ce => ce, 
   v_sync_out =>v_sync_out, 
   pix_en_in =>pix_en_in, 
   h_sync_out =>h_sync_out, 
   clk =>clk, 
   pix_en_out =>pix_en_out, 
   h_sync_in =>h_sync_in, 
   v_sync_in =>v_sync_in, 
   cb =>cb, 
   cr =>cr, 
   b =>b, 
   g =>g, 
   r =>r, 
   y =>y 
 );
end IP1;

end  Behavioral;

На фотографии вы можете детально посмотреть ошибки и весь проект.

[Реклама]

Реклама: ООО ТД Промэлектроника, ИНН: 6659197470, Тел: 8 (800) 1000-321

[Lexus]

mmmm :entity work.IP1 port map (

Пробел после имени метки недопустим. Сначала двоеточие, потом пробел. А для чего вообще здесь метка? Цикла никакого нет.

[Реклама]

20% скидка на весь каталог электронных компонентов в ТМ Электроникс!

Акция "Лето ближе - цены ниже", успей сделать выгодные покупки!

Плюс весь апрель действует скидка 10% по промокоду APREL24 + 15% кэшбэк и бесплатная доставка!

Перейти на страницу акции

Реклама: ООО ТМ ЭЛЕКТРОНИКС, ИНН: 7806548420, info@tmelectronics.ru, +7(812)4094849

[surly]

Сделал как вы сказали и убрал еще

end IP1;

. Теперь ошибки такие:

ERROR:HDLCompiler:104 - "m1.vhd" Line 54. 'ip1' is not compiled in library work

ERROR:HDLCompiler:854 - "m1.vhd" Line 51. Unit behavioral ignored due to previous errors

Дело в том, что этот код писал не я. Поэтому я подозреваю, что метка все-таки нужна...

Ведь с помощью этой обертки мы пытаемся получить поведенческую модель конвертера.

[Реклама]

Выбираем схему BMS для корректной работы литий-железофосфатных (LiFePO4) аккумуляторов

 Обязательным условием долгой и стабильной работы Li-FePO4-аккумуляторов, в том числе и производства EVE Energy, является применение специализированных BMS-микросхем. Литий-железофосфатные АКБ отличаются такими характеристиками, как высокая многократность циклов заряда-разряда, безопасность, возможность быстрой зарядки, устойчивость к буферному режиму работы и приемлемая стоимость. Но для этих АКБ, также как и для других, очень важен контроль процесса заряда и разряда, а специализированных микросхем для этого вида аккумуляторов не так много. Инженеры КОМПЭЛ подготовили список имеющихся микросхем и возможных решений от разных производителей. Подробнее>>

Реклама: АО КОМПЭЛ, ИНН: 7713005406, ОГРН: 1027700032161

[Lexus]

Не пойму, на что он ругается. То ли на отсутствие библиотеки "work", то ли на невозможность компиляции с этой библиотекой. В проекте есть библиотека с таким именем? Может, ее объявить нужно?

[surly]

Судя по всему такой библиотеки нет.. Подскажите пожалуйста как ее объявить.

Изначально был пустой проект. К нему добавлен IPcore конвертер.. А так как промоделировать его просто так не получается, то мне подсказали дописать вот такой вот модуль

А на счет библиотеки work честно говоря не в курсе..

Объясните пожалуйста как все это проверить.