Araxnid Опубликовано 12 ноября, 2011 Поделиться Опубликовано 12 ноября, 2011 Здраствуйте. Я тут осваиваю VHDL код и заодно использую моделсим, как среду симуляции, чтобы посмотреть правильно ли работает тот или иной элемент. У меня ошибка с данным кодом : library ieee; use ieee.std_logic_1164.ALL; use ieee.numeric_std.ALL; entity fdc is port ( c,clr : in std_logic; d,q : inout std_logic); end fdc; architecture behav of fdc is begin process begin if (clr='1') then d <= 'X'; q <= 'X'; elsif (rising_edge(c)) then q<=d; end if; end process; end behav; library ieee; use ieee.std_logic_1164.ALL; use ieee.numeric_std.ALL; entity clock is port (xCLKx2, x_CLK : out std_logic); end clock; architecture behav of clock is component fdc port ( c,clr : in std_logic; d,q : inout std_logic); end component; begin D1: fdc port map ( xCLKx2 => c); ------ Ошибка ------ process begin wait for 5 ns; xCLKx2 <= '1'; wait for 5 ns; xCLKx2 <= '0'; end process; process begin wait for 10 ns; x_CLK <='1'; wait for 10 ns; x_CLK <='0'; end process; end behav; Немного пояснений к коду и ошибке. Первая часть кода - описание FDC лог. элемента. С ним никаких ошибок нету. Вторая часть это симуляция тактового сигнала ( там их два с разной частотой, но пока используется только один xCLKx2) Ошибка заключается в том, что компилятор сообщает мне о необъявленном идентификаторе C. Если я его объявляю заранее с помощью "signal c : std_logic :='X'", то затем ругается на xCLKx2 аналогично. Если я снова пытаюсь аналогично его объявить, то мне сообщает о том, что xCLKx2 сигнал уже объявляется раньше. В чем беда? 0 Ссылка на комментарий Поделиться на другие сайты Поделиться
Рекомендуемые сообщения
Присоединяйтесь к обсуждению
Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.
Примечание: Ваш пост будет проверен модератором, прежде чем станет видимым.