Jump to content

Search the Community

Showing results for tags 'verilog'.



More search options

  • Search By Tags

    Type tags separated by commas.
  • Search By Author

Content Type


Forums

  • Вопрос-Ответ. Для начинающих
    • Песочница (Q&A)
    • Дайте схему!
    • Школьникам и студентам
    • Начинающим
    • Паяльник TV
    • Обсуждение материалов с сайта
  • Радиоэлектроника для профессионалов
    • Световые эффекты и LED
    • Роботы и модели на ДУ-управлении
    • Автоматика
    • Самодельные устройства к компьютеру
    • Программное обеспечение
    • Автомобильная электроника
    • Системы охраны и наблюдения. Личная безопасность
    • Питание
    • Электрика
    • Промышленная электроника
    • Ремонт
    • Металлоискатели
    • Измерительная техника
    • Мастерская радиолюбителя
    • Сотовая связь
    • Спутниковое ТВ
    • КВ и УКВ радиосвязь
    • Жучки
    • Телефония и фрикинг
    • Высокое напряжение
    • Идеи и технологии будущего
    • Справочная радиоэлементов
    • Литература
    • Разное
  • Аудио
    • FAQ, Технологии и компоненты
    • Для начинающих
    • Источники звука
    • Предусилители, темброблоки, фильтры
    • Питание аудио аппаратуры
    • Усилители мощности
    • Акустические системы
    • Авто-аудио
    • Ламповая техника
    • Гитарное оборудование
    • Прочее
  • Микроконтроллеры
  • Товары и услуги
  • Разное
  • Переделки's ATX->ЛБП
  • Переделки's разные темы
  • Киловольты юмора's Юмор в youtube

Blogs

There are no results to display.

There are no results to display.

Marker Groups

  • Пользователи форума

Find results in...

Find results that contain...


Date Created

  • Start

    End


Last Updated

  • Start

    End


Filter by number of...

Joined

  • Start

    End


Group


ICQ


Skype


Интересы


Город


Сфера радиоэлектроники


Оборудование

Found 9 results

  1. Доброго времени суток. Нужна помощь с программированием простеньких схем цифровой схемотехники. Нужно на 2 языках написать код+tb. Всего схем около сотни. В них входят мультиплексоры, демультиплексоры, декодеры, счетчики. Естественно не за бесплатно. Это пример самой сложной ( по моему субъективному мнению) схемы. По всем вопросам и предложениям можете написать мне на почту tarasov123789@mail.ru
  2. Доброго всем дня. Есть вопрос по поводу третьего состояния буфера. как бы я не крутил и не переписывал код, при просмотре работы модуля в ModelSim третьего состояния нет, и появляется неопределенное состояние при работе модуля на выход. Книжки, форумы читаю, но это первое знакомство с ПЛИС, до этого только с МК работал, поэтому прошу не бить сильно)). Но очень буду рад тыканью на ошибки. Ps:то что регистр сам на себя идет....это пока временно, по факту будет регистр на чтение и на запись. Код модуля: module data_in_out( input wire IOR, input wire IOW, input wire regIN, inout DATA, output reg q); always @ (negedge IOR) begin if (regIN==1'b1) q<=DATA; end reg EN_W; always @* EN_W=(!IOW&&regIN); assign DATA= EN_W ?q :1'bZ; endmodule Код testbench: `timescale 1 ns/ 1 ns module data_in_out_vlg_tst(); // constants // general purpose registers // test vector input registers reg treg_DATA; reg IOR; reg IOW; reg regIN; // wires wire DATA; wire q; // assign statements (if any) assign DATA = treg_DATA; data_in_out i1 ( // port map - connection between master ports and signals/registers .DATA(DATA), .IOR(IOR), .IOW(IOW), .q(q), .regIN(regIN) ); initial begin treg_DATA=1'b0; IOR=1'b1; IOW=1'b1; regIN=1'b0; #50 treg_DATA=1'b0; IOR=1'b1; IOW=1'b1; regIN=1'b1; #10 treg_DATA=1'b1; IOR=1'b1; IOW=1'b1; regIN=1'b1; #10 treg_DATA=1'b1; IOR=1'b0; IOW=1'b1; regIN=1'b1; #50 treg_DATA=1'b0; IOR=1'b1; IOW=1'b1; regIN=1'b0; #50 IOR=1'b1; IOW=1'b1; regIN=1'b1; #10 IOR=1'b1; IOW=1'b0; regIN=1'b1; #50 IOR=1'b1; IOW=1'b1; regIN=1'b0; #50 IOR=1'b1; IOW=1'b1; regIN=1'b1; #50 IOR=1'b0; IOW=1'b1; regIN=1'b1; #200 $finish; end endmodule График ModelSim и схема блока прилагается
  3. Всем добрый день. прошу помощи как в Verilog настроить Bidir он же inout . по условиям. при выполнения условия inout становится выходом, при не выполнении условия становится входом, в инете не смог найти подходящего материала. Заранее благодарен
  4. eers

    Verilog Spi-Master

    Здравствуйте. Имеется код на языке Verilog для SPI - мастера. Нужно линии выбора слейва (ss[0-7]) в линии выбора количества слов обмена. 1 слово - 8 бит, 8 слов, соответственно, 64 бита. Как мне это реализовать?
  5. Доброго времени суток уважаемые форумчане. Мой вопрос состоит в следующем - как можно сделать генератор белого гауссовского шума для ПЛИС? Без использования MatLab, только силами языка описания аппаратуры Verilog, VHDL. Проблема в том, что я генерирую рандом, который имеет равномерное распределение, а вот чтобы из равномерного получить нормальное Гауссово - есть кое-какие проблемы. Может вообще есть путь по-проще или как решить ту проблему у которой я сейчас стою... Может есть какие мыслишки? :buba:
  6. Добрый день. Прошу помощи в создании элемента. возможно ли на логике либо на языке программирования. либо может в Quartuse есть такой элемент в Wizardе . нужно , чтобы было 8 портов входов, и 4(2,1) управляющий сигналы, и 16(4,2) по 8 портов выходов(точнее шин по 8 портов). при различных сигналов на управляющих входах, информация с 8входов передавалась на 1 из 16(4,2) порта выхода. тоесть переключатель выхода. схематический рисунок прилагаю. была идея на MUX( с разрешающим входом) и созданием дешифратора 16 бит , при подаче на дешифратор какого либо сигнала , дешифратор отправляет сигнал на один из 16 MUX и сигнал идет дальше. но схема получится громоздкой , хотелось бы по меньше.
  7. Программист ПЛИС Требования: высшее техническое образование. Опыт работы в САПР (ISE Design Suite, ModelSIm, Quartus II); знание основ цифровой обработки сигналов и средств моделирования (Matlab и т.п.). Опыт работы с отечественной радиационно-стойкой элементной базой. Знание архитектуры и принципов построения современных цифровых, цифроаналоговых систем и средств для их разработки. Опыт работы с Xilinx серией Virtex5QV, ИМ 5576ХС4Т. Наличие завершенных проектов (предоставить примеры работ) Работа с констрэйнами при проектировании сложных устройств. Знания технического английского и умение работать с документацией. Обязанности · Разработка конфигураций ПЛИС (VHDL/Verilog под Altera/Xilinx/Actel); · Отладка, настройка и испытания разработанных устройств. · Работа с осциллографом, спектроанализатором, генератором сигнала. · Написание, верификация, синтез, размещение в ПЛИС фирмы Xilinx (Virtex5QV) программных алгоритмов ЦОС, программных ядер высокоскоростных интерфейсов. Условия: полное соблюдение ТК, офис в центре, з/п по результатам собеседования. С уважением, Карпухина Татьяна 8-926-827-89-71 expert@rabotaka.com skype - maksimus-d.m.
  8. Здравствуйте. Существуют книги по VERILOG на русском языке кроме "Языки VHDL и VERILOG в проектировании цифровой аппаратуры" (Поляков)? Если на русском нету, то подскажите пожалуйста какой нибудь ресурс или стоящею книгу на английском. P.S. с VHDL ознакомился (мне понравилась книга "Основы языка vhdl" (Бибило)), теперь хочется ознакомится с VERILOG. P.P.S Каково ваше мнение о книге "Языки VHDL и VERILOG в проектировании цифровой аппаратуры"?
  9. Здравствуйте, в прикрепленном файле выполненная лабораторная работа на тему описания на языке verilog заданной счётной последовательности. Проблема в том, что выходной график не соответствует исходным данным. Я дырявлю монитор уже больше недели и не могу найти ошибки, таблицы и карты построены и посчитаны верно, несколько раз перепроверено, код не сложный и также проверен на опечатки и так далее. Учитывая, что не обладаю должным объемом знаний предполагаю, что не учитываю как-либо нюанс. Буду очень признателен, если поможете. Если разбор этой проблемы затратен по времени, то напишите в личку, договоримся об оплате. Среда моделирования microwind(пробовал как 2.0, так и 3.1 версии). Кружками на схеме на вентильном уровне отмечены опечатки, учтённые при написании кода. 4о.rar
×
×
  • Create New...