Jump to content

DmitryD

Members
  • Content Count

    4
  • Joined

  • Last visited

Community Reputation

0 Обычный

About DmitryD

  • Rank
    Новенький

Электроника

  • Стаж в электронике
    Менее года
  • Сфера радиоэлектроники
    микроконтроллеры
  1. спасибо большое, пролил свет на многие вещи! буду дальше разбираться..
  2. хмм...т.е. о том, что происходит внутри задумываться не нужно,а только лишь заботиться о состоянии выхода.. а если у меня какой-нибудь вычитающий счетчик из трех триггеров, то как быть? output reg [2:0] qqq и не прописывать связь с выхода одного триггера на clk второго?
  3. хочу просто делитель понятно что Q - это уже выход, в смысле что этот вывод назначать ноге плис. или нужно на уровне элементов и-не описывать? или двумя строчками? Q=data; not_Q=~data;
  4. Вечер добрый! Встал вопрос описать т-триггер на verilog. Не совсем понятно с назначениями.. С чего начать? По фронту clk проверять чему равно Q, выводить на выход, затем инвертировать Q и подавать на вход D, а со входа D на выход Q?
×
×
  • Create New...