Тестовая Плата Digilent Nexus 3 (Xilinx Spartan 6) + Цап R-2R = Искажения

[Блондин]

Доброго времени суток всем!

Есть плата от Xilinx c ПЛИС Spartan 6 на борту (плата Digilent Nexus 3). Возникла потребность сделать простой DDS генератор, используя плату и самодельный ЦАП r-2r (6 бит, звуковые частоты, речь). ЦАП подключается через стандартные штырьковые разъемы к плате.

Схема ЦАП проста: r-2r цепь, потом RC-цепь (ФНЧ первого порядка), затем повторитель на ОУ ad8656 (одна половинка).

Для ПЛИС использую среду ISE WebPack 13.2

Собственно, неприятностей две:

1. DDS IP-core v.4 никак не хочет моделироваться в ISim. Тактовый сигнал идет на IP-блок, но на выходе DDS лог.1 по всем 6 битам. Что я делаю не так? Или это известный косяк симулятора? Схема top level проста - сам блок и вх/вых пины. Все проверки в среде ISE схема проходит, разумеется.

2. Несмотря на вышеописанную ситуацию, после физического размещения схемы DDS на кристалле, она заработала. Осциллографом наблюдаю на выходах платы (входах ЦАП) то, что и должно для синуса (см. картинки). НО на выходе самого ЦАП - чушь полная. Сначала я думал, что это инверсия фазы выходного сигнала у ОУ (размах сигнала на входе ОУ большой, конечно, он rail-to-rail, в даташите сказано, что нет инверсии фазы). Отключил вход ОУ, тыкнулся осциллом после ФНЧ - та же картина.

И тут я заметил, что на осциллограммах логических сигналов - помеха в виде выходного сигнала, синуса. (завалены лог. уровни).

В чем может быть проблема? Неудачная разводка платы (ставил кондеры на землю по питанию - не помогло)? Не учел токоограничительные резисторы и диоды на выводах ПЛИС(первая страница в даташите на плату)? (они по 200 Ом, а цап 2к-1к). ОУ возбуждается?

Вроде делов-то, на МК цап r-2r работают на ура, судя по поиску в гугле. Тут-то что? Как-то даже стыдно.

Подскажите, пожалуйста, куда копать? Или перенаправьте в более подходящую ветку форума.

Спасибо!

Прикрепляю картинки (скрины с осциллографа, плату, и схему отладочной платы с ПЛИС).

Прикрепляю отдельно скрины с осциллографа и фото платы.

Изменено 13 сентября, 2015 пользователем Блондин

[Реклама]

Реклама: ООО ТД Промэлектроника, ИНН: 6659197470, Тел: 8 (800) 1000-321

[Vascom]

Похоже ты перепутал формат сигнала. Выдаешь его из ПЛИС В двоичном дополнительном, а ЦАП воспринимает в offset binary, или наоборот.

Попробуй просто инвертировать старший бит выходного сигнала.

Изменено 14 сентября, 2015 пользователем Vascom

[Реклама]

20% скидка на весь каталог электронных компонентов в ТМ Электроникс!

Акция "Лето ближе - цены ниже", успей сделать выгодные покупки!

Плюс весь апрель действует скидка 10% по промокоду APREL24 + 15% кэшбэк и бесплатная доставка!

Перейти на страницу акции

Реклама: ООО ТМ ЭЛЕКТРОНИКС, ИНН: 7806548420, info@tmelectronics.ru, +7(812)4094849

[Блондин]

Похоже ты перепутал формат сигнала. Выдаешь его из ПЛИС В двоичном дополнительном, а ЦАП воспринимает в offset binary, или наоборот.

Попробуй просто инвертировать старший бит выходного сигнала.

Да, допер уже. Спасибо, попробую.

А по поводу того, что не моделируется в ISim чего посоветуете?

[Реклама]

Выбираем схему BMS для корректной работы литий-железофосфатных (LiFePO4) аккумуляторов

 Обязательным условием долгой и стабильной работы Li-FePO4-аккумуляторов, в том числе и производства EVE Energy, является применение специализированных BMS-микросхем. Литий-железофосфатные АКБ отличаются такими характеристиками, как высокая многократность циклов заряда-разряда, безопасность, возможность быстрой зарядки, устойчивость к буферному режиму работы и приемлемая стоимость. Но для этих АКБ, также как и для других, очень важен контроль процесса заряда и разряда, а специализированных микросхем для этого вида аккумуляторов не так много. Инженеры КОМПЭЛ подготовили список имеющихся микросхем и возможных решений от разных производителей. Подробнее>>

Реклама: АО КОМПЭЛ, ИНН: 7713005406, ОГРН: 1027700032161

[Vascom]

Могу посоветовать не использовать IP-блоки. Хотя у Xilinx и должна быть симуляция их работы. Можешь ещё попробовать Vivado вместо ISE.

Ну и можно же написать самому на Verilog.

[Блондин]

Могу посоветовать не использовать IP-блоки. Хотя у Xilinx и должна быть симуляция их работы. Можешь ещё попробовать Vivado вместо ISE.

Ну и можно же написать самому на Verilog.

У меня камень Spartan 6, Vivaldo не поддерживает.

Изменено 14 сентября, 2015 пользователем Блондин

[Vascom]

Ясно. Вроде там можно внешние симуляторы использовать. Хотя и про ISim написано

• Native support for all HardIP blocks
  

Изменено 14 сентября, 2015 пользователем Vascom

[Блондин]

Проблема с работой DDS решена - конечно, переводом выхода DDS в беззнаковый формат. Проблема с моделированием в ISim - пока нет, роюсь в гугле.